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J-GLOBAL ID：201602216993769916   整理番号：16A0143181

アナログバウンダリスキャンを用いた三次元積層後のTSV抵抗の精密計測法の実装について

Implementation of Precision Resistance Measurement of TSVs Using Analog Boundary Scan

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著者 (6件)： WANG Senling (愛媛大 大学院理工学研究科) ,  香川敬祐 (愛媛大 大学院理工学研究科) ,  亀山修一 (愛媛大 大学院理工学研究科) ,  亀山修一 (富士通) ,  樋上喜信 (愛媛大 大学院理工学研究科) ,  高橋寛 (愛媛大 大学院理工学研究科)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 115  号： 338(VLD2015 38-76)  ページ： 177-182  発行年： 2015年11月24日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 近年,半導体デバイスの高性能化・多機能化を向上させるために,Through Silicon Via(TSV)を利用した三次元積層技術の実用化が進められている。一方,製造不良によるTSVでの欠陥(ボイド,ピンホールなど)は積層したチップ間の接続障害の重要な原因のひとつである。製品の歩留まり改善及び品質向上のためには積層後のチップ間のTSV抵抗を高精度で計測することは非常に効果的な手段となる。文献[4]ではアナログバウンダリスキャン技術を利用したTSV抵抗の精密計測法を提案した。本研究ではアナログバウンダリスキャンによるTSV抵抗計測回路の回路設計及び実装設計を行い,提案したTSV抵抗精密計測法の実現性を検証した。(著者抄録)

シソーラス用語： 電子技術 ,  多層構造 ,  *バイアホール ,  多層配線 ,  *電気抵抗 ,  *精密測定 ,  *集積回路 ,  アナログ方式 ,  バウンダリスキャン ,  実装設計 ,  *シリコン貫通ビア
準シソーラス用語： 三次元積層化技術 ,  *TSV【配線】

分類 (2件)： 固体デバイス計測・試験・信頼性  (NC03040G) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (5件)： アナログ ,  バウンダリスキャン ,  TSV ,  精密計測 ,  実装