特許
J-GLOBAL ID:202303020188506522

pチャネルGaNMOSデバイス及びその製造方法

発明者:
出願人/特許権者:
代理人 (5件): 青木 篤 ,  三橋 真二 ,  鶴田 準一 ,  南山 知広 ,  森本 有一
公報種別:公開公報
出願番号(国際出願番号):特願2021-137005
公開番号(公開出願番号):特開2023-031488
出願日: 2021年08月25日
公開日(公表日): 2023年03月09日
要約:
【課題】 性能を向上させることができるpチャネルGaNMOSデバイス及びその製造方法を提供する。 【解決手段】 pチャネルGaNMOSデバイス1は、GaN層14と、ソース領域に対応する面14aに形成されたp型GaN層15aと、ドレイン領域に対応する面14bに形成されたp型GaN層15bと、ゲート領域に対応する面14c、面14cに隣接するp型GaN層15aの側面及び面14cに隣接するp型GaN層15bの側面に形成された絶縁層16と、ゲート電極19と、を備え、ゲート電極19に負のゲート電圧を印加したときに、p型GaN層15a、GaN層14及びp型GaN層15bに亘る正孔の蓄積層ACCがp型GaN層15aの側面、面14c及びp型GaN層15bの側面に沿って形成される。 【選択図】 図1
請求項(抜粋):
基板と、 前記基板の上に配置され、ゲート領域に対応する第1面、前記第1面に隣接するとともにソース領域に対応する第2面及び前記第1面に隣接するとともにドレイン領域に対応する第3面を有する第1GaN層と、 前記第2面に形成された第1p型GaN層と、 前記第3面に形成された第2p型GaN層と、 前記第1面、前記第1面に隣接する前記第1p型GaN層の側面及び前記第1面に隣接する前記第2p型GaN層の側面に形成された絶縁層と、 前記絶縁層に形成され、前記ゲート領域に印加するための負のゲート電圧が印加される第1金属電極と、 を備え、前記ゲート領域に前記負のゲート電圧を印加したときに、前記第1p型GaN層、前記第1GaN層及び前記第2p型GaN層に亘る正孔の蓄積層が、前記第1面に隣接する前記第1p型GaN層の側面、前記第1面及び前記第1面に隣接する前記第2p型GaN層の側面に沿って形成されることを特徴とする、pチャネルGaNMOSデバイス。
IPC (5件):
H01L 21/338 ,  H01L 21/336 ,  H01L 29/41 ,  H01L 29/417 ,  H01L 21/28
FI (11件):
H01L29/80 H ,  H01L29/80 F ,  H01L29/78 301X ,  H01L29/78 301G ,  H01L29/78 301H ,  H01L29/78 301B ,  H01L29/78 301V ,  H01L29/44 S ,  H01L29/44 L ,  H01L29/50 M ,  H01L21/28 301B
Fターム (51件):
4M104AA04 ,  4M104AA07 ,  4M104BB02 ,  4M104BB05 ,  4M104BB14 ,  4M104CC01 ,  4M104CC05 ,  4M104DD34 ,  4M104DD68 ,  4M104EE03 ,  4M104EE16 ,  4M104FF04 ,  4M104HH20 ,  5F102GB01 ,  5F102GC01 ,  5F102GD10 ,  5F102GJ03 ,  5F102GJ04 ,  5F102GJ10 ,  5F102GK04 ,  5F102GL04 ,  5F102GM04 ,  5F102GQ03 ,  5F102GQ09 ,  5F102GR01 ,  5F102GR04 ,  5F102GR07 ,  5F102GV07 ,  5F102HC01 ,  5F102HC11 ,  5F102HC16 ,  5F102HC19 ,  5F102HC21 ,  5F140AA26 ,  5F140AC01 ,  5F140AC18 ,  5F140BA06 ,  5F140BB06 ,  5F140BB18 ,  5F140BC12 ,  5F140BC15 ,  5F140BD05 ,  5F140BE03 ,  5F140BF05 ,  5F140BF11 ,  5F140BF15 ,  5F140BJ05 ,  5F140BJ11 ,  5F140BJ15 ,  5F140BJ17 ,  5F140CB04
引用特許:
出願人引用 (1件) 審査官引用 (6件)
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