研究者
J-GLOBAL ID:200901026392510394   更新日: 2020年05月27日

石黒 仁揮

イシクロ ヒロキ | Hiroki Ishikuro
所属機関・部署:
職名: 教授
ホームページURL (2件): http://www.iskr.elec.keio.ac.jp/http://www.iskr.elec.keio.ac.jp/
研究分野 (1件): 電子デバイス、電子機器
論文 (38件):
  • K. Niitsu, Y. Sugimori, Y, Kohama, K. Osada, N. Irie, H. Ishikuro, T. Kuroda. Analysis and Techniques for Mitigating Interference From Power/Signal Lines and to SRAM Circuits in CMOS Inductive-Coupling Link for Low-Power 3-D System Integration. IEEE Transactions on Very Large Scale Integration (VLSI) Systems. 2011. 19. 10. 1902-1907
  • M. Saito, Y. Yoshida, N. Miura, H. Ishikuro, T. Kuroda. 47% Power Reduction and 91% Area Reduction in Inductive-Coupling Programmable Bus for NAND Flash Memory Stacking. IEEE Transactions on Circuits and Systems I: Regular Papers. 2010. 48. 10. 192-199
  • H. Ishikuro, T. Kuroda. Wireless proximity interfaces with a pulse-based inductive coupling technique. IEEE Communications Magazine. 2010. 48. 10. 192-199
  • K. Niitsu, Y. Kohama, Y.Sugimori, K. Kasuga, K. Osada, N. Irie, H. Ishikuro, T. Kuroda. Modeling and Experimental Verification of Misalignment Tolerance in Inductive-Coupling Inter-Chip Link for Low-Power 3-D System Integration. IEEE Transactions on Very Large Scale Integration (VLSI) Systems. 2010. 18. 8. 1238-1243
  • M. Saito, Y. Sugimori, Y. Kohama, Y. Yoshida, N. Miura, H. Ishikuro, T. Sakurai, T. Kuroda. 2 Gb/s 15 pJ/b/chip Inductive-Coupling Programmable Bus for NAND Flash Memory Stacking. IEEE Journal of Solid-State Circuits. 2010. 45. 1. 134-141
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特許 (5件):
  • 半導体集積回路装置およびそれを用いた無線通信装置
  • 半導体装置
  • 適応型イメージ除去ミキサ
  • 半導体集積回路装置
  • FMディジタル復調器
講演・口頭発表等 (77件):
  • Voltage-Boosting Wireless Power Delivery System With Fast Load Tracker by ΔΣ-Modulated Sub-Harmonic Resonant Switching
    (2012 IEEE International Solid-State Circuits Conference (ISSCC) 2012)
  • A 0.7V 4.1mW 850Mbps/ch Inductive-Coupling Transceiver with Adaptive Pulse Width Controller in 65nm CMOS
    (2012 IEEE Radio and Wireless Symposium(RWS 2012)
  • 1W 3.3V-to-16.3V Boosting Wireless Power Transfer Circuits with Vector Summing Power Controller
    (IEEE Asian Solid-State Circuits Conference (ASSCC) 2011)
  • A 40nm 50S/S - 8MS/S Ultra Low-Voltage SAR ADC with Timing Optimized Asynchronous Clock Generator
    (37th Solid-State Circuits Conference (ESSCIRC) 2011)
  • A 0.5V 1.1MS/sec 6.3fJ/conversion-step SAR-ADC with Tri-Level Comparator in 40nm CMOS
    (VLSIシンポジウム報告会 2011)
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学歴 (3件):
  • 1999 - 東京大学 電子工学専攻
  • 1996 - 東京大学 電子工学
  • 1994 - 東京大学 電子工学科
学位 (2件):
  • 工学 (東京大学)
  • 工学 (The University of Tokyo)
経歴 (4件):
  • 2014/04 - 現在 慶應義塾大学理工学部電子工学科, 教授
  • 2008/04 - 2014/03 慶應義塾大学理工学部電子工学科, 准教授
  • 2006/04 - 2008/03 慶應義塾大学理工学部電子工学科, 専任講師
  • 1999/04 - 2006/03 (株)東芝 SoC研究開発センター
委員歴 (14件):
  • 2007/06 - 現在 電子情報通信学会 Editor
  • 2007/06 - 現在 電子情報通信学会 編集委員
  • 2006/09 - 現在 Symposium on VLSI Circuits Program commitee member
  • 2006/09 - 現在 Symposium on VLSI Circuits Program commitee member
  • 2006/06 - 現在 IEEE Solid-State Circuits Society Member
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受賞 (1件):
  • 2007/04/26 - 財団法人 電気・電子情報学術振興財団 LSI IPデザインアワード 磁界結合パルス伝送方式を用いた高速無線インターフェースの設計とファームウェアデバッグシステムへの応用
所属学会 (4件):
IEICE英文論文誌C ,  IEEE Solid-State Circuits Society ,  Symposium on VLSI Circuits ,  電子情報通信学会
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