文献

J-GLOBAL ID：200902155948620010   整理番号：93A0928040

CMOS論理回路のランダムパターンによる組込み電流テスト

Built-in Current Testing for CMOS Logic Circuits Using Random Patterns.

著者 (3件)： 横山洋之 (秋田大 鉱山) ,  玉本英夫 (秋田大 鉱山) ,  成田裕一 (秋田大 鉱山)
資料名： 電子情報通信学会論文誌 D-1  (IEICE Transactions on Information and Systems, Pt.1 (Japanese Edition))
巻： 76  号： 10  ページ： 522-529  発行年： 1993年10月 
JST資料番号： S0757B  ISSN： 0915-1915  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 従来の古典的な故障モデルでは網羅できない故障がCMOS論理回...

シソーラス用語： CMOS構造 ,...

   続きはJDreamIII（有料）にて  {{ this.onShowAbsJLink("http://jdream3.com/lp/jglobal/index.html?docNo=93A0928040&from=J-GLOBAL&jstjournalNo=S0757B") }}

分類 (1件)： 固体デバイス計測・試験・信頼性  (NC03040G)

引用文献 (14件)：

• XIAOQING, W. A Testable Design of Logic Circuits Under Highly Observable Condition. Proc. of ITC-90. 1990, 955-963
• NIGH, P. Test Generation for Current Testing. IEEE Desgin & Test of Computers. 1990, 7, 2, 26-38
• 三浦幸也. 組込み電流テストのためのテスト回路とテスト生成手法について. 信学論(D-I). 1992, 75-D-I, 5, 305-313
• 橋爪正樹. TTL組合せ論理回路の電源電流による故障検出法. 信学論(D-I). 1990, 73-D-I, 7, 621-629
• FRITZEMEIER, R. Increased CMOS IC Stuck-At Fault Coverage with Reduced Iddq Test Sets. Proc. of ITC-90. 1990, 427-435

タイトルに関連する用語 (3件)： CMOS論理回路 ,  組込み ,  テスト