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J-GLOBAL ID：200902068447693998   整理番号：92A0418760

組込み電流テストのためのテスト回路とテスト生成手法

Design of Testing Circuit and Test Generation for Built-in Current Testing.

著者 (3件)： 三浦幸也 (大阪大 工) ,  和田恭司 (大阪大 工) ,  樹下行三 (大阪大 工)
資料名： 電子情報通信学会論文誌 D-1  (IEICE Transactions on Information and Systems, Pt.1 (Japanese Edition))
巻： 75  号： 5  ページ： 305-313  発行年： 1992年05月 
JST資料番号： S0757B  ISSN： 0915-1915  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： CMOS回路のテストで用いられる電流テスト法において問題とな...

シソーラス用語： MOS集積回路 ,...
準シソーラス用語： 動的電流 ,...

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分類 (1件)： 固体デバイス計測・試験・信頼性  (NC03040G)

引用文献 (14件)：

• WADSACK, R. L. Fault modeling and logic simulation fo CMOS and MOS integrated circuits. Bell Syst. Tech. J. 1978, 57, 1449-1474
• LEVI, M. W. COMS is most testable. Proc. Int. Test Conf. 1981, 217-220
• MALAIYA, Y. K. A new fault model and testing technique for CMOS devices. Proc. Int. Test Conf. 1982, 25-34
• ACKEN, J. M. Testing for bridging faults (shorts) in COMS circuits. Proc. 20th Design Automation Conf. 1983, 717-718
• HAWKINS, C. F. Electrical characteristics and testing cibsuderatuibs fir gate oxide shorts in CMOS ICs. Proc. Int. Test Conf. 1985, 544-555

タイトルに関連する用語 (5件)： 組込み ,  テスト ,  テスト回路 ,  テスト生成 ,  手法