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J-GLOBAL ID：200902210387847207   整理番号：09A0922404

表面活性層を組み込んだ多層Nb集積回路制作のためのプレーナ工程

Planarization Process for Fabricating Multi-Layer Nb Integrated Circuits Incorporating Top Active Layer

著者 (11件)： SATOH Tetsuro ,  HINODE Kenji ,  NAGASAWA Shuichi ,  KITAGAWA Yoshihiro ,  HIDAKA Mutsuo ,  YOSHIKAWA Nobuyuki (JST-CREST, JPN) ,  YOSHIKAWA Nobuyuki (Yokohama National Univ., Yokohama, JPN) ,  AKAIKE Hiroyuki ,  FUJIMAKI Akira ,  TAKAGI Kazoyoshi ,  TAKAGI Naofumi
資料名： IEEE Transactions on Applied Superconductivity  (IEEE Transactions on Applied Superconductivity)
巻： 19  号： 3,Pt.1  ページ： 167-170  発行年： 2009年06月 
JST資料番号： W0177A  ISSN： 1051-8223  CODEN： ITASE9  資料種別： 逐次刊行物 (A)
発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

タイトルに関連する用語 (6件)： 活性層 ,  多層 ,  Nb ,  集積回路 ,  制作 ,  プレーナ