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J-GLOBAL ID：200902262815443892   整理番号：05A1041668

余剰ラッチのない2パターン試験のためのスキャン設計

Scan Design for Two-Pattern Test without Extra Latches

著者 (2件)： NAMBA Kazuteru (Chiba Univ., Chiba-shi, JPN) ,  ITO Hideo (Chiba Univ., Chiba-shi, JPN)
資料名： IEICE Transactions on Information and Systems (Institute of Electronics, Information and Communication Engineers)  (IEICE Transactions on Information and Systems (Institute of Electronics, Information and Communication Engineers))
巻： E88-D  号： 12  ページ： 2777-2785  発行年： 2005年12月01日 
JST資料番号： L1371A  ISSN： 0916-8532  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： スキャン設計を2パターン試験に適用する3種の周知の手法がある...

シソーラス用語： *バウンダリスキャン ,...
準シソーラス用語： 2パターン試験

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分類 (2件)： 集積回路一般  (NC03161C) ,  CAD,CAM  (JE10000A)

引用文献 (13件)：

• KRSTIC, A. Delay Fault Testing for VLSI Circuits. 1998
• CHENG, K.-T. Delay-fault test generation and synthesis for testability under a standard scan design methodology. IEEE Trans. Comput.-Aided Des. Integr. Circuits Syst. 1993, 12, 8, 1217-1231
• TENDOLKAR, N. At-speed testing of delay faults for Motorola's MPC7400, a PowerPC^<TM> microprocessor. Proc. IEEE VLSI Test Symp., 2000. 2000, 3-8
• ABADIR, M. Transition test generation using replicate-and-reduce transform for a scan-based designs. Proc. IEEE VLSI Test Symp., 2003. 2003, 22-27
• MAJHI, A. K. Improving diagnostic resolution of delay faults using path delay fault model. Proc. IEEE VLSI Test Symp., 2003. 2003, 345-350

タイトルに関連する用語 (3件)： 余剰 ,  試験 ,  スキャン設計