特許

J-GLOBAL ID：200903000275885547

半導体装置およびその製造方法

発明者： 浅川 勉
出願人/特許権者： セイコーエプソン株式会社
代理人 (1件)： 井上 一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-088817
公開番号（公開出願番号）：特開2001-274385
出願日： 2000年03月28日
公開日（公表日）： 2001年10月05日
要約：

【要約】【課題】 細線効果の発生を抑制することができるMOS電界効果トランジスタの製造方法を提供することである。【解決手段】 サイドウォール41a、41bの第1部分31a、31bの頂部33a、33bを、ゲート電極13の上面13aより低い位置にした状態で、ゲート電極13の上面13aにチタンシリサイド層21cを形成している。このため、チタンシリサイド層21c形成工程において、ゲート電極13の上面13aのチタンシリサイド層21cが、サイドウォール41a、41bとつながることを防ぐことができる。

請求項（抜粋）：

シリコン含有層を含むゲート電極と、ソース/ドレイン領域と、前記ゲート電極の上面に位置するシリサイド層と、前記ゲート電極の側面に位置するサイドウォールと、を含む半導体装置の製造方法であって、前記ゲート電極を形成する工程と、前記ソース/ドレイン領域が形成されるソース/ドレイン形成領域および前記ゲート電極を覆うように、前記サイドウォールとなる第1絶縁層を形成する工程と、前記第1絶縁層を覆うように、前記サイドウォールとなる第2絶縁層を形成する工程と、前記第1および前記第2絶縁層をエッチングすることにより、前記ゲート電極の側面に、前記サイドウォールを形成する工程と、前記サイドウォールは、前記第1絶縁層を含む第1部分と、前記第2絶縁層を含む第2部分と、を備え、さらに、前記第1部分を部分的に除去することにより、前記第1部分の頂部が、前記ゲート電極の上面より低い位置にする工程と、前記ゲート電極の上面に前記シリサイド層を形成する工程と、を備えた、半導体装置の製造方法。

IPC (4件)：

H01L 29/78 ,  H01L 21/336 ,  H01L 21/28 301 ,  H01L 21/28

FI (4件)：

H01L 21/28 301 D ,  H01L 21/28 301 T ,  H01L 29/78 301 P ,  H01L 29/78 301 L

Fターム (40件)：

4M104AA01 ,  4M104BB01 ,  4M104BB20 ,  4M104BB25 ,  4M104CC05 ,  4M104DD02 ,  4M104DD26 ,  4M104DD37 ,  4M104DD43 ,  4M104DD64 ,  4M104DD79 ,  4M104DD84 ,  4M104EE09 ,  4M104EE17 ,  4M104FF06 ,  4M104FF13 ,  4M104FF14 ,  4M104GG09 ,  4M104HH16 ,  5F040DA01 ,  5F040DA10 ,  5F040DA14 ,  5F040DA22 ,  5F040DC01 ,  5F040EC02 ,  5F040EC07 ,  5F040EC13 ,  5F040EC19 ,  5F040ED04 ,  5F040EF02 ,  5F040EH02 ,  5F040EK01 ,  5F040EK05 ,  5F040FA05 ,  5F040FA07 ,  5F040FA10 ,  5F040FB02 ,  5F040FC19 ,  5F040FC21 ,  5F040FC22

引用特許：

審査官引用 (3件)

• 半導体装置とその製造方法
  公報種別：公開公報   出願番号：特願平5-227634   出願人：富士通株式会社
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平7-058434   出願人：ソニー株式会社
• MIS型半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平8-034511   出願人：松下電器産業株式会社