特許

J-GLOBAL ID：200903000405330445

微小電子回路構造を形成する方法

発明者： ロバート ユング - シー ツ ,  ウェイ - ユング ス
出願人/特許権者： テキサス インスツルメンツ インコーポレイテツド
代理人 (1件)： 浅村 皓 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-025267
公開番号（公開出願番号）：特開平8-250680
出願日： 1996年02月13日
公開日（公表日）： 1996年09月27日
要約：

【要約】【課題】 所定面積に対して一層大きいキャパシタ容量を得る。【解決手段】 全般的に云うと、この発明は電子サイクロトロン共鳴(ECR)の様な乾式プラズマ・エッチング方法を利用して、DRAM記憶セルに勾配つき側壁を作る。この方法によって作られた下側電極の丸くした角により、高級誘電体材料を実質的なひび割れなしにデポジットすることができ、更に、この高級誘電体層を作る時の一様性により、静電容量を厳密に予測し、且つ制御することができる。この発明の一実施例は、主面を持つ支持層(例えばSi基板30)と、支持層の主面に重なる下側電極と、下側電極の上面に重なる誘電率の高い材料の層(例えばBST 44)とを有する微小電子回路構造を作る方法である。下側電極が障壁層(例えばTiN 36)及び非反応性の層(例えばPt 42)を有する。

請求項（抜粋）：

微小電子回路基板の主面の上に、側面及び上面を持っていて、角の縁を形成する導電障壁層を形成し、該障壁層の上に非反応性の層を形成し、該非反応性の層の上にフォトレジストをパターンぎめし、少なくとも部分的な水平エッチングを伴う乾式プラズマ・エッチによって前記非反応性の層をエッチングして、前記障壁層の角の縁に重なる勾配つき側面を前記非反応性の層に形成し、前記非反応性の層の上に誘電率の高い材料の層をデポジットする工程を含む微小電子回路構造を形成する方法。

IPC (7件)：

H01L 27/108 ,  H01L 21/8242 ,  C23F 4/00 ,  H01L 21/3065 ,  H01L 21/316 ,  H01L 27/04 ,  H01L 21/822

FI (5件)：

H01L 27/10 651 ,  C23F 4/00 A ,  H01L 21/316 X ,  H01L 21/302 A ,  H01L 27/04 C

引用特許：

審査官引用 (5件)

• 特開平3-108752
  
• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平5-152364   出願人：三菱電機株式会社
• 特開平4-236459
  
• 半導体記憶装置の製造方法
  公報種別：公開公報   出願番号：特願平5-035545   出願人：三洋電機株式会社
• 高融点金属含有膜のエッチング方法及び薄膜キャパシタの製造方法
  公報種別：公開公報   出願番号：特願平6-214939   出願人：三菱電機株式会社