特許
J-GLOBAL ID:200903000699889895

半導体装置及びその製造方法

発明者:
出願人/特許権者:
代理人 (1件): 鳥居 洋
公報種別:公開公報
出願番号(国際出願番号):特願平8-106560
公開番号(公開出願番号):特開平9-219451
出願日: 1996年04月26日
公開日(公表日): 1997年08月19日
要約:
【要約】【課題】 この発明は、平坦化した半導体装置の多層配線部を形成する際に生ずるヴィアホールエッチング時のオーバーエッチングの問題を解決することを目的とするものである。【解決手段】 この発明は、3層以上の多層配線構造を有する部分において、各配線層2、4、8上の層間絶縁膜3、5の平坦性が0.3μm以下であり、各配線層2、4、8間のヴィアホール7a、7bは、各配線層2、4、8間の最小接続孔サイズの2倍以下のサイズあるいは最小ヴィアホールサイズの2倍以下のサイズの短辺を持つ長方形状により開孔され、ボンディングパッド用配線パターン部6の配線層間は、複数個のヴィアホール7a、7bを介して接続される。
請求項(抜粋):
n(nは3以上の整数)層の多層配線構造を有する部分において、各配線層上の層間絶縁膜が平坦化されており、各配線層間の接続孔は、各配線層間の最小接続孔サイズの2倍以下のサイズあるいは最小接続孔サイズの2倍以下のサイズの短辺を持つ長方形状により開孔されていることを特徴とする半導体装置。
IPC (4件):
H01L 21/768 ,  H01L 21/3065 ,  H01L 21/66 ,  H01L 21/3205
FI (5件):
H01L 21/90 A ,  H01L 21/66 S ,  H01L 21/302 J ,  H01L 21/88 K ,  H01L 21/88 B
引用特許:
審査官引用 (9件)
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