特許
J-GLOBAL ID：200903000808309438

乗算回路、該乗算回路を構成する加算回路、該乗算回路の部分積ビット圧縮方法、および、該乗算回路を適用した大規模半導体集積回路

発明者：
後藤 源助

後藤 源助 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 石田 敬 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-276148
公開番号（公開出願番号）：特開平10-124297
出願日： 1996年10月18日
公開日（公表日）： 1998年05月15日
要約：
【要約】【課題】 乗算回路に関し、高速性を犠牲にすることなく必要素子数を減少させて小型化した乗算回路の提供を目的とする。【解決手段】 乗数ビット信号bjを入力して複数個のエンコード信号を出力するエンコーダ205:12と、該エンコード信号と各桁の被乗数ビット信号ai,/aiを入力して各桁の部分積ビットを生成する部分積ビット生成回路14とを備えたデジタル乗算回路であって、前記部分積ビット生成回路14は、前記被乗数ビット信号の値に応じて前記エンコード信号のうちの論理的に正しい信号を選択する第1の選択回路201,203を具備するように構成する。
請求項（抜粋）：
乗数ビット信号(bj)を入力して複数個のエンコード信号を出力するエンコーダ(205:12)と、該エンコード信号と各桁の被乗数ビット信号(ai,/ai)を入力して各桁の部分積ビットを生成する部分積ビット生成回路(14)とを備えたデジタル乗算回路であって、前記部分積ビット生成回路(14)は、前記被乗数ビット信号の値に応じて前記エンコード信号のうちの論理的に正しい信号を選択する第1の選択回路(201,203)を具備することを特徴とする乗算回路。
IPC (2件)：
G06F 7/52 310 ,  G06F 7/50
FI (2件)：
G06F 7/52 310 A ,  G06F 7/50 G
引用特許：
審査官引用 (6件)
  • 特開昭61-214027
  • 特開平3-271932
  • 5入力3出力加算器
    公報種別：公開公報   出願番号：特願平6-033257   出願人：日本電信電話株式会社
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