半導体素子

発明者： , , ,
出願人/特許権者：
代理人 (1件)：酒井昭徳
公報種別：公開公報
出願番号（国際出願番号）：特願2005-006869
公開番号（公開出願番号）：特開2006-073987
出願日： 2005年01月13日
公開日（公表日）： 2006年03月16日
要約：

【課題】超接合半導体素子において、素子周縁部のアバランシェ耐量を改善し、素子全体としてアバランシェ耐量を向上させること。【解決手段】ドレイン・ドリフト部22は第1のn型領域22aと第1のp型領域22bをピッチP1で交互に繰り返して接合してなる第1の並列pn構造で、ドレイン・ドリフト部22の周りは第2の並列pn構造からなる素子周縁部30である。素子周縁部30は第1の並列pn構造に連続してピッチP1で第2のn型領域30aと第2のp型領域30bを交互に繰り返して接合してなる。第1および第2の並列pn構造の不純物濃度は略同一である。素子周縁部30の表層域に形成された第3の並列pn構造は第3のn型領域34aと、それよりも不純物濃度の高い第3のp型領域34bを、P1よりも小さいピッチP2で交互に繰り返し接合してなり、その不純物濃度は第1および第2の並列pn構造のそれよりも低い。【選択図】図2

請求項（抜粋）：

基板の第1主面側に存在して能動または受動で電流を流す素子活性部と、前記基板の第2主面側に存在する第1導電型の低抵抗層と、前記素子活性部と前記低抵抗層との間に介在し、オン状態ではドリフト電流が縦方向に流れるとともにオフ状態では空乏化する縦形ドリフト部と、前記縦形ドリフト部の周りで前記第1主面と前記低抵抗層との間に介在し、オン状態では概ね非電路領域であってオフ状態では空乏化する素子周縁部とを有し、前記縦形ドリフト部は前記基板の厚み方向に配向する第1の縦形第1導電型領域と前記基板の厚み方向に配向する第1の縦形第2導電型領域とが交互に繰り返し接合してなる第1の並列pn構造であるとともに、前記素子周縁部は前記基板の厚み方向に配向する第2の縦形第1導電型領域と前記基板の厚み方向に配向する第2の縦形第2導電型領域とが第1の繰り返しピッチを以って交互に繰り返し接合してなる第2の並列pn構造よりなる第1の部分を有する半導体素子であって、前記素子周縁部は、前記基板の第1主面側である表層域に、第3の縦形第1導電型領域と、該第3の縦形第1導電型領域よりも高い不純物濃度の第3の縦形第2導電型領域とが前記第1の繰り返しピッチよりも狭い第2の繰り返しピッチで交互に繰り返し接合してなる第3の並列pn構造よりなる第2の部分を有することを特徴とする半導体素子。

IPC (2件)：

H01L 29/78 , H01L 29/06

FI (3件)：

H01L29/78 652H , H01L29/78 652N , H01L29/78 652P

引用特許：

出願人引用 (7件)

米国特許第5216275号明細書
米国特許第5438215号明細書
半導体装置及びその製造方法
公報種別：公開公報出願番号：特願平9-004918 出願人：富士電機株式会社

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審査官引用 (2件)

半導体装置
公報種別：公開公報出願番号：特願2002-021596 出願人：富士電機株式会社
半導体素子およびその製造方法
公報種別：公開公報出願番号：特願2002-074633 出願人：株式会社東芝

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