半導体素子およびその製造方法

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出願人/特許権者：
代理人 (1件)：吉武賢次 (外5名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-074633
公開番号（公開出願番号）：特開2003-273355
出願日： 2002年03月18日
公開日（公表日）： 2003年09月26日
要約：

【要約】【課題】容易に高耐圧化でき、高耐圧特性と低オン抵抗特性とを同時に備える半導体素子を提供する。【解決手段】 n型ドレイン層20と、n型ドレイン層20に接して形成されたドレイン電極40と、n型ドレイン層20に接して形成されてオン状態でドリフト電流を流すとともにオフ状態で空乏化するn型ドリフト層26と、n型ドレイン層20及びn型ドリフト層26に接して形成され、オフ状態で空乏化するp型ドリフト層28と、n型ドリフト層26及びp型ドリフト層28に接して形成されたp型ベース層30と、p型ベース層30の表面部に形成されたn+ソース層32と、絶縁ゲート電極36と、ソース電極38とを含み、ドリフト電流が流れるセル領域部と、セル領域部を囲むように設けられた接合終端領域部とを備える半導体素子1において、互いに直交する2方向のうち少なくとも1方向に形成された第2のn型ドリフト層26a及び第2のp型ドリフト層28aを接合終端領域部に設ける。

請求項（抜粋）：

セル領域部と、このセル領域部を囲むように設けられた接合終端領域部とを有する第1の第1導電型半導体層と、前記第1の第1導電型半導体層の一方の表面上に形成された第2の第1導電型半導体層と、前記第2の第1導電型半導体層に電気的に接続された第1の主電極と、前記第1の半導体層の前記セル領域部内で前記第1の第1導電型半導体層の一方の表面にほぼ垂直な方向でそれぞれが形成され、前記一方の表面に平行な任意の方向である第1の方向に周期的に配置された第1の第2導電型半導体層と、前記第1の第1導電型半導体層の他方の表面部において前記第1の第2導電型半導体層に接続するように選択的に形成された第2の第2導電型半導体層と、前記第2の第2導電型半導体層の表面部に選択的に形成された第3の第1導電型半導体層と、前記第2の第2導電型半導体層の表面と前記第3の第1導電型半導体層の表面とに接するように形成された第2の主電極と、前記第1の第1導電型半導体層の他方の表面のうち隣り合う前記第2の第2導電型半導体層に挟まれた領域と、前記隣り合う第2の第2導電型半導体層の表面と前記第3の第1導電型半導体層の表面の上にゲート絶縁膜を介して形成された制御電極と、前記接合終端領域部内に形成され、前記第1の方向と前記第1の方向に直交する方向である第2の方向とのうち少なくとも一方の方向に周期的に配置された第3の第2導電型半導体層と、を備える半導体素子。

IPC (2件)：

H01L 29/78 652 , H01L 29/78

FI (3件)：

H01L 29/78 652 H , H01L 29/78 652 N , H01L 29/78 652 P

引用特許：

審査官引用 (4件)

半導体装置及びその製造方法
公報種別：公開公報出願番号：特願2000-357970 出願人：富士電機株式会社
超接合半導体素子
公報種別：公開公報出願番号：特願2000-189590 出願人：富士電機株式会社
炭化珪素半導体装置
公報種別：公開公報出願番号：特願平11-326933 出願人：株式会社デンソー

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