特許
J-GLOBAL ID：200903000952999899

転位欠陥密度の低い格子不整合半導体構造およびこれに関連するデバイス製造方法

発明者：
ロックテフェルド,アンソニー,ジェイ

ロックテフェルド,アンソニー,ジェイ について

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キュリー,マシュー,ティー

キュリー,マシュー,ティー について

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チェン,ジユアン

チェン,ジユアン について

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フィオレンザ,ジェイムス

フィオレンザ,ジェイムス について

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ブレイスワイト,グリン

ブレイスワイト,グリン について

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ランド,トーマス,エイ

ランド,トーマス,エイ について


出願人/特許権者：
アンバーウェーブ システムズ コーポレイション

アンバーウェーブ システムズ コーポレイション について


代理人 (3件)： 古谷 聡 ,  溝部 孝彦 ,  西山 清春
公報種別：公表公報
出願番号（国際出願番号）：特願2008-512484
公開番号（公開出願番号）：特表2008-546181
出願日： 2006年05月17日
公開日（公表日）： 2008年12月18日
要約：
貫通転位が実質的にない上部分を有する制限されたエリア領域を備えている、モノリシック格子不整合半導体ヘテロ構造の製造、ならびにこのような格子不整合ヘテロ構造をベースとした半導体デバイスの製造。
請求項（抜粋）：
半導体ヘテロ構造を形成する方法であって、 (a)表面を有しかつ第1の半導体材料を含む基板を準備し、 (b)前記基板上に転位ブロックマスクを設け、該マスクが、誘電材料を含み、前記基板の前記表面へと延びかつ少なくとも1つの側壁によって画定されている開口部を有し、前記側壁の一部が、前記基板の表面に、前記第1の半導体材料の選択された結晶方向に対して配向角度をなして接しており、 (c)前記開口部に、第2の半導体材料を含む再成長層を堆積させ、前記配向角度によって、前記再成長層中の貫通転位の密度が、前記基板の表面からの距離が大きくなるにつれて減少するようになっている、方法。
IPC (4件)：
H01L 21/20 ,  H01L 29/78 ,  H01L 21/336 ,  H01L 29/786
FI (5件)：
H01L21/20 ,  H01L29/78 301B ,  H01L29/78 618A ,  H01L29/78 618B ,  H01L29/78 618C
Fターム (61件)：
5F110AA01 ,  5F110AA04 ,  5F110BB04 ,  5F110CC02 ,  5F110CC10 ,  5F110DD05 ,  5F110DD13 ,  5F110DD14 ,  5F110DD21 ,  5F110EE22 ,  5F110GG01 ,  5F110GG02 ,  5F110GG03 ,  5F110GG04 ,  5F110GG06 ,  5F110GG12 ,  5F110GG19 ,  5F110GG22 ,  5F110GG42 ,  5F110HM02 ,  5F140AA01 ,  5F140AA24 ,  5F140AA39 ,  5F140AB00 ,  5F140AB03 ,  5F140AC28 ,  5F140AC36 ,  5F140BA01 ,  5F140BA03 ,  5F140BA05 ,  5F140BA06 ,  5F140BA09 ,  5F140BA17 ,  5F140BA20 ,  5F140BB04 ,  5F140BB05 ,  5F140BB18 ,  5F140BC13 ,  5F140BF44 ,  5F140BH06 ,  5F140BH27 ,  5F140BJ30 ,  5F152LL03 ,  5F152LL04 ,  5F152LL09 ,  5F152LN03 ,  5F152LN32 ,  5F152LN34 ,  5F152MM04 ,  5F152MM19 ,  5F152NN01 ,  5F152NN03 ,  5F152NN04 ,  5F152NN27 ,  5F152NP13 ,  5F152NP14 ,  5F152NQ03 ,  5F152NQ04 ,  5F152NQ05 ,  5F152NQ06 ,  5F152NQ09
引用特許：
出願人引用 (7件)
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審査官引用 (7件)
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