特許

J-GLOBAL ID：200903001395955588

半導体装置,半導体装置の製造方法,半導体基板および半導体基板の製造方法

発明者： 杉井 信之 ,  中川 清和 ,  山口 伸也 ,  宮尾 正信
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 秋田 収喜
公報種別：公開公報
出願番号（国際出願番号）：特願平10-197911
公開番号（公開出願番号）：特開2000-031491
出願日： 1998年07月14日
公開日（公表日）： 2000年01月28日
要約：

【要約】【課題】 高速・高性能・高集積化が可能なヘテロ構造トランジスタの提供。【解決手段】 Si基板に形成され、前記Si基板の主面の内側に形成されるSiO2絶縁層と、前記Si基板の主面上に設けられる混晶半導体層からなる歪み印加層と、前記歪み印加層上に設けられるSi層からなる歪みチャネル層と、前記歪みチャネル層に設けられソース領域またはドレイン領域を構成する一対の拡散領域と、前記一対の拡散領域間の歪みチャネル層上にゲート絶縁膜を介して設けられるゲート電極とによって構成される電界効果型トランジスタを有する半導体装置であって、前記歪み印加層はSiGe層からなり、前記歪み印加層は50〜200nm程度の厚さになり、前記SiGe歪み印加層と前記SiO2絶縁層との間のSi層の厚さは前記SiGe歪み印加層以下の厚さになり、前記歪みチャネル層の厚さは10の(3-2x)乗nm程度以下になっている。

請求項（抜粋）：

Si基板に形成され、前記Si基板の主面の内側に形成されるSiO2絶縁層と、前記Si基板の主面上に設けられる混晶半導体層からなる歪み印加層と、前記歪み印加層上に設けられるSi層からなる歪みチャネル層と、前記歪みチャネル層に設けられソース領域またはドレイン領域を構成する一対の拡散領域と、前記一対の拡散領域間の歪みチャネル層上にゲート絶縁膜を介して設けられるゲート電極とによって構成される電界効果型トランジスタを有する半導体装置であって、前記歪み印加層はSi1-xGex(0≦x≦1)からなり、前記歪み印加層は50〜200nm程度の厚さになり、前記Si1-xGex歪み印加層と前記SiO2絶縁層との間のSi層の厚さは前記Si1-xGex歪み印加層以下の厚さになり、前記歪みチャネル層の厚さは10の(3-2x)乗nm程度以下になっていることを特徴とする半導体装置。

IPC (5件)：

H01L 29/786 ,  H01L 29/78 ,  H01L 29/778 ,  H01L 21/338 ,  H01L 29/812

FI (3件)：

H01L 29/78 618 E ,  H01L 29/78 301 H ,  H01L 29/80 H

Fターム (20件)：

5F040DA01 ,  5F040DA18 ,  5F040DB06 ,  5F040DC01 ,  5F040EB12 ,  5F040EC07 ,  5F040EE06 ,  5F040EH02 ,  5F040EK05 ,  5F040EM00 ,  5F040FA03 ,  5F040FA05 ,  5F102FA00 ,  5F102GA14 ,  5F102GC01 ,  5F102GD10 ,  5F102GJ03 ,  5F102GL03 ,  5F102GL08 ,  5F102HA02

引用特許：

審査官引用 (2件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平8-135037   出願人：株式会社東芝
• 電界効果型トランジスタ
  公報種別：公開公報   出願番号：特願平3-239241   出願人：株式会社日立製作所