特許
J-GLOBAL ID:200903001631282220

半導体層の形成方法

発明者:
出願人/特許権者:
代理人 (1件): 前田 弘 (外7名)
公報種別:公開公報
出願番号(国際出願番号):特願2001-116386
公開番号(公開出願番号):特開2002-026024
出願日: 2001年04月16日
公開日(公表日): 2002年01月25日
要約:
【要約】【課題】 p型のIII-V族化合物半導体層の抵抗値を確実に低減できるようにする。【解決手段】 サファイア基板10の上に、低温バッファ層11、GaN層12及びp型Al0.07Ga0.93N層13を順次成長させる。次に、サファイア基板10が載置されているトレイを、室温(25°C)から750°Cまで、0.3°C/sよりも高い昇温レートで急速加熱した後、750°Cの温度で1時間保持し、その後、10°C/sの降温レートで室温まで冷却することにより、p型Al0.07Ga0.93N層13に対して熱処理を行なう。このようにすると、p型Al0.07Ga0.93N層13に基板に垂直な方向の熱勾配を生じるので、p型不純物を不活性化させている水素原子は排出される。
請求項(抜粋):
p型不純物が導入されたIII-V族の化合物半導体層を基板上に形成する工程と、前記化合物半導体層に対して熱処理を行なう工程とを備え、前記熱処理を行なう工程は、前記化合物半導体層を加熱する過程において、前記化合物半導体層に温度勾配を生じさせることにより、前記化合物半導体層から前記p型不純物を不活性化させている原子を排除する工程を含むことを特徴とする半導体層の形成方法。
IPC (4件):
H01L 21/324 ,  C23C 16/56 ,  H01L 21/205 ,  H01S 5/323 610
FI (4件):
H01L 21/324 C ,  C23C 16/56 ,  H01L 21/205 ,  H01S 5/323 610
Fターム (37件):
4K030AA11 ,  4K030AA13 ,  4K030AA17 ,  4K030BA02 ,  4K030BA08 ,  4K030BA38 ,  4K030CA05 ,  4K030DA03 ,  4K030FA10 ,  4K030LA14 ,  5F045AA04 ,  5F045AB14 ,  5F045AB17 ,  5F045AC08 ,  5F045AC12 ,  5F045AD09 ,  5F045AD14 ,  5F045AF09 ,  5F045BB04 ,  5F045CA10 ,  5F045DA53 ,  5F045EJ02 ,  5F045HA06 ,  5F045HA16 ,  5F073AA13 ,  5F073AA45 ,  5F073AA74 ,  5F073AA83 ,  5F073CA07 ,  5F073CB05 ,  5F073CB07 ,  5F073CB19 ,  5F073CB20 ,  5F073DA05 ,  5F073DA16 ,  5F073DA35 ,  5F073EA23
引用特許:
出願人引用 (3件) 審査官引用 (4件)
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