特許
J-GLOBAL ID：200903001777833008
ソース電位を制御してプログラム動作を最適化した不揮発性メモリ
発明者：
出願人/特許権者：
代理人 (1件)：
土井 健二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-315174
公開番号（公開出願番号）：特開2003-123493
出願日： 2001年10月12日
公開日（公表日）： 2003年04月25日
要約：
【要約】【課題】ビット線の電圧降下によりプログラム対象のセルトランジスタのドレイン電圧が低下して,プログラム動作が遅くなったり不具合を生じることを防止する。【解決手段】不揮発性メモリにおいて,ビット線に印加されるプログラム電圧発生回路(10)とプログラム対象の選択セルトランジスタとの距離に応じて,当該選択セルトランジスタのソース電位を変更するよう制御することを特徴とする。好ましい実施例では,選択セルトランジスタとプログラム電圧発生回路(10)との間が第1の距離の時に,当該選択セルトランジスタのソース電位を第1の電位にし,第1の距離より長い第2の距離の時に,選択セルトランジスタのソース電位を第1の電位より低い第2の電位に制御する。それにより,プログラム対象の選択セルトランジスタのドレイン・ソース間電圧を最適化して,プログラム動作の最適化を実現することができる。
請求項（抜粋）：
複数のビット線及びワード線と,その交差位置に配置され,ドレインが前記ビット線に,ゲートが前記ワード線にそれぞれ接続された複数のセルトランジスタと,前記セルトランジスタのソースに接続されたソース線とを有するセルアレイと,前記ビット線に印加されるプログラム電圧を生成するプログラム電圧発生回路と,前記プログラム電圧発生回路とプログラム対象の選択セルトランジスタとの配線距離に応じて,当該選択セルトランジスタのソース電位を変更するソース線電圧発生回路とを有することを特徴とする不揮発性メモリ。
IPC (2件)：
FI (3件)：
G11C 17/00 635
, G11C 17/00 611 E
, G11C 17/00 634 F
5B025AA03
, 5B025AB01
, 5B025AC01
, 5B025AD01
, 5B025AD04
, 5B025AD09
, 5B025AE05
, 5B025AE08
