特許
J-GLOBAL ID：200903002110640330
半導体チップの静電気保護用トランジスタとその製造方法、及びそのトランジスタを有する半導体チップ
発明者：
,
出願人/特許権者：
代理人 (1件)：
大塚 康徳 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-272188
公開番号（公開出願番号）：特開平11-340425
出願日： 1998年09月25日
公開日（公表日）： 1999年12月10日
要約：
【要約】【課題】 ピンに瞬間的に高い電圧が印可されても、過電流がある特定部分に集中される現象を防いでESD不良発生を未然に防止できる半導体チップの静電気保護用トランジスタとその製造方法、及びそのトランジスタを有する半導体チップを提供する。【解決手段】 入出力パッドに直接に連結される第1導電性ラインの数を複数個確保して、前記パッドと第1導電性ラインが複数の地点で一体に連結される構造を有することを特徴とする。
請求項（抜粋）：
複数個のアクティブジャンクションが具備された半導体基板上に形成され、前記アクティブジャンクションに沿って相互に並んで配置された複数のゲート電極と、前記ゲート電極の一側の前記アクティブジャンクション内に形成されたドレイン領域と、前記ゲート電極の他側の前記アクティブジャンクション内に形成されたソース領域と、前記ゲート電極とソース、ドレイン領域が具備された前記基板上に形成され、前記ドレイン領域表面が所定部分だけ露出されるように複数のコンタクトホールが具備された第1絶縁膜と、前記コンタクトホール内に形成された第1導電性プラグと、前記第1導電性プラグと連結されるように前記第1絶縁膜上の所定部分に形成され、入出力パッドと複数の地点で一体に連結される第1導電性ラインと、前記第1導電性ラインとオーバーラップされないように、前記第1絶縁膜上の所定部分に形成された第2導電性ラインとを備えることを特徴とする半導体チップの静電気保護用トランジスタ。
IPC (4件)：
H01L 27/04
, H01L 21/822
, H01L 21/8234
, H01L 27/088
H01L 27/04 H
, H01L 27/08 102 F
