特許

J-GLOBAL ID：200903002202800520

半導体装置及びその試験方法

発明者： 富田 浩由 ,  谷口 暢孝 ,  松崎 康郎
出願人/特許権者： 富士通株式会社
代理人 (1件)： 石田 敬 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-235026
公開番号（公開出願番号）：特開平11-072540
出願日： 1997年08月29日
公開日（公表日）： 1999年03月16日
要約：

【要約】【課題】 DLL回路を有する半導体装置の動作試験が容易に行える半導体装置及びその試験方法の実現。【解決手段】 クロックCLK を遅延させて遅延クロックを出力する遅延量が可変の可変ディレイ21,23,31,33 と、遅延クロックに応じてタイミング調整信号を生成するタイミング調整信号発生回路18,19 と、対象信号のクロックに対する位相の進み具合を比較する位相比較器25,35 と、比較結果に基づいて可変ディレイにおける遅延量を制御するディレイ制御ポインタ22,24,32,34 とを備え、対象信号がクロックに対して所定の位相になるように制御するクロックタイミング安定化回路を有する半導体装置において、クロックタイミング安定化回路は、設定信号に応じて可変ディレイにおける遅延量が所望の値になるようにディレイ制御ポインタの制御値を所定の値に設定するポインタ位置制御回路を備える。

請求項（抜粋）：

クロックを遅延させて遅延クロックを出力し、遅延量が可変の可変ディレイと、前記遅延クロックに応じて、タイミング調整の対象となる対象信号を生成するタイミング調整信号発生回路と、前記対象信号の前記クロックに対する位相の進み具合を比較する位相比較器と、該位相比較器の比較結果に基づいて、前記可変ディレイにおける遅延量を制御するディレイ制御ポインタとを備え、前記対象信号が前記クロックに対して所定の位相になるように制御するクロックタイミング安定化回路を有する半導体装置において、前記クロックタイミング安定化回路は、設定信号に応じて、前記可変ディレイにおける遅延量が所望の値になるように、前記ディレイ制御ポインタの制御値を所定の値に設定するポインタ位置制御回路を備えることを特徴とする半導体装置。

IPC (3件)：

G01R 31/28 ,  G06F 1/06 ,  H03K 5/13

FI (3件)：

G01R 31/28 V ,  H03K 5/13 ,  G06F 1/04 312 A

引用特許：

審査官引用 (4件)

• 同期型半導体記憶装置
  公報種別：公開公報   出願番号：特願平8-107926   出願人：三菱電機株式会社
• クロック信号発生回路
  公報種別：公開公報   出願番号：特願平6-234881   出願人：株式会社東芝
• テスト機能内蔵メモリ集積回路
  公報種別：公開公報   出願番号：特願平7-114432   出願人：三菱電機株式会社
• 同期型半導体記憶装置
  公報種別：公開公報   出願番号：特願平6-287950   出願人：三菱電機株式会社