特許
J-GLOBAL ID：200903002837389940

半導体装置の製造方法

発明者：
深井 利憲

深井 利憲 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 稲垣 清
公報種別：公開公報
出願番号（国際出願番号）：特願平11-168088
公開番号（公開出願番号）：特開2000-357792
出願日： 1999年06月15日
公開日（公表日）： 2000年12月26日
要約：
【要約】【課題】 本発明の主な目的は、露光回数を増やさずにセルフアラインでゲート電極下のシリコン基板領域に選択的にチャネル不純物を注入する方法を提供することにある。【解決手段】 半導体基板11上及び素子分離部上にゲート絶縁膜14を介してゲート電極15を形成し、ある1つのゲート電極に対しその両側に隣接するようにゲート電極を形成し、隣接するゲート電極の陰がソース又はドレイン領域19に重なるように、斜めイオン注入を行うことにより、ゲート電極下のシリコン基板領域13に選択的にチャネル不純物を注入することが可能になる。
請求項（抜粋）：
金属絶縁体半導体(MIS)型電界効果トランジスタの作製において、(1)半導体基板上及び素子分離部上にゲート絶縁膜を介してゲート電極を形成する工程と、(2)ある1つのゲート電極に対しその両側に隣接するようにゲート電極を形成する工程と、(3)隣接するゲート電極の陰がソース又はドレイン領域に重なるように、斜めイオン注入を行う工程とを含むことを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 29/78 ,  H01L 21/336 ,  H01L 21/265
FI (3件)：
H01L 29/78 301 P ,  H01L 21/265 604 Z ,  H01L 29/78 301 H
Fターム (13件)：
5F040DA12 ,  5F040DB01 ,  5F040DB03 ,  5F040EC07 ,  5F040EE05 ,  5F040EF02 ,  5F040EK01 ,  5F040EM02 ,  5F040FA07 ,  5F040FB02 ,  5F040FB04 ,  5F040FC13 ,  5F040FC21
引用特許：
審査官引用 (3件)

前のページに戻る

TOP

BOTTOM