特許
J-GLOBAL ID：200903003516718379
半導体装置および半導体装置の製造方法
発明者：
,
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願2002-379270
公開番号（公開出願番号）：特開2004-214265
出願日： 2002年12月27日
公開日（公表日）： 2004年07月29日
要約：
【目的】小型,薄型タイプの半導体装置において、実装時の電極導通の信頼性向上を図るとともに、合わせて量産性にも配慮した半導体装置並びにその製造方法を提供することを目的とする。【解決手段】半導体素子Sが搭載されるアイランド部2aと、1以上の電極部2bとを有し、上記アイランド部2a上に搭載した半導体素子Sと上記電極部2bとの間を電気的に接続した後樹脂封止して、アイランド部2aと電極部2bのそれぞれ裏面が樹脂層4の底面と同一平面で露出して構成される半導体装置において、上記アイランド部2aおよび電極部2bはそれぞれ電鋳により、裏面側の実装用金属薄膜11とこの上面に一体に積層されるリード層12の少なくとも二層構造とすることで、後工程で別途実装用のメッキを電極部露出面に形成する必要も無く、実装時の電極導通性,信頼性の向上を図ったものである。【選択図】 図1
請求項（抜粋）：
半導体素子Sが搭載されるアイランド部2aと、該アイランド部2aの周りに所定の間隔をおいて配置される1以上の電極部2bとを有し、上記アイランド部2a上に搭載した半導体素子Sと上記電極部2bとの間を電気的に接続した後樹脂封止して、アイランド部2aと電極部2bのそれぞれ裏面が樹脂層4の底面と同一平面で露出して構成される半導体装置において、
上記アイランド部2aおよび電極部2bはそれぞれ電鋳により、裏面側の実装用金属薄膜11とこの上面に一体に積層されるリード層12の少なくとも二層構造からあらかじめ形成されていることを特徴とする半導体装置。
IPC (3件)：
H01L23/50
, H01L21/56
, H01L23/14
H01L23/50 A
, H01L21/56 H
, H01L21/56 T
, H01L23/14 M
5F061AA01
, 5F061BA01
, 5F061CA21
, 5F061CB13
, 5F061DD13
, 5F067AA01
, 5F067AB04
, 5F067BC12
, 5F067DC10
, 5F067DC17
