特許
J-GLOBAL ID：200903003597900559
回路設計検証装置
発明者：
出願人/特許権者：
代理人 (1件)：
工藤 宣幸
公報種別：公開公報
出願番号（国際出願番号）：特願平10-115304
公開番号（公開出願番号）：特開平11-306230
出願日： 1998年04月24日
公開日（公表日）： 1999年11月05日
要約：
【要約】【課題】 検証時間の短縮化を期して所定種類の算出方法を伝搬遅延時間の算出に適用しても、十分な精度の伝搬遅延時間を出力する。【解決手段】 RCネットの伝搬遅延時間を回路検証に利用する回路設計検証装置に関する。所定種類の算出方法を適用して伝搬遅延時間を算出した伝搬遅延時間を、予め回路モデルから作成した補正比データを参照して補正する。
請求項（抜粋）：
RCネットの伝搬遅延時間を回路検証に利用する回路設計検証装置において、伝搬遅延時間の算出対象のRCネットと当該RCネットを駆動するセルの情報を取り込む対象RCネット情報入力手段と、伝搬遅延時間の算出対象のRCネット上の各ノードでの伝搬遅延時間を、所定種類の算出方法に従って得るRC遅延取得手段と、予め回路モデルから求められている補正比データを格納している補正比記憶手段と、上記RC遅延取得手段が得た伝搬遅延時間の算出対象のRCネット上の各ノードでの伝搬遅延時間を、そのRCネットの構成に応じて上記補正比記憶手段から取り出した補正比データを用いて補正するRC遅延補正手段とを有すことを特徴とする回路設計検証装置。
IPC (2件)：
FI (2件)：
G06F 15/60 668 A
, H01L 21/82 T
