特許
J-GLOBAL ID：200903003689956054
半導体素子の配線形成方法
発明者：
出願人/特許権者：
代理人 (1件)：
笹島 富二雄 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-373457
公開番号（公開出願番号）：特開2001-244459
出願日： 2000年12月07日
公開日（公表日）： 2001年09月07日
要約：
【要約】【課題】 半導体素子の配線形成方法において、高速且つ高集積の半導体素子に対して面抵抗の低い半導体素子の配線を形成し、半導体素子の信頼性を向上する。【解決手段】 半導体基板200の上面にゲート絶縁膜201を形成するステップと、該ゲート絶縁膜201の上面にポリシリコン層202を形成するステップと、該ポリシリコン層202の上面に窒化タングステン膜203を形成するステップと、該窒化タングステン膜203の上面に絶縁膜204を形成するステップと、前記絶縁膜204と窒化タングステン膜203とポリシリコン層202とからなる層構造をパターニングしてゲート電極の配線パターン205を形成するステップと、前記ポリシリコン203層の一部を選択的に酸化させる選択酸化のステップと、を順次行う。これにより、高速且つ高集積の半導体素子に対して面抵抗の低い半導体素子の配線を形成し、半導体素子の信頼性を向上することができる。
請求項（抜粋）：
半導体基板の上面にゲート絶縁膜を形成するステップと、該ゲート絶縁膜の上面にポリシリコン層を形成するステップと、該ポリシリコン層の上面に窒化タングステン膜を形成するステップと、該窒化タングステン膜の上面に絶縁膜を形成するステップと、前記絶縁膜と窒化タングステン膜とポリシリコン層とからなる層構造をパターニングしてゲート電極の配線パターンを形成するステップと、前記ポリシリコン層の一部を選択的に酸化させる選択酸化のステップと、を順次行うことを特徴とする半導体素子の配線形成方法。
IPC (4件)：
H01L 29/78
, C23C 14/06
, C23C 14/34
, H01L 21/28 301
C23C 14/06 A
, C23C 14/34 N
, H01L 21/28 301 E
, H01L 29/78 301 G
