特許
J-GLOBAL ID：200903004055839175

トレンチゲート型半導体装置およびその製造方法

発明者：
高谷 秀史

高谷 秀史 について

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濱田 公守

濱田 公守 について

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大倉 康嗣

大倉 康嗣 について

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黒柳 晃

黒柳 晃 について


出願人/特許権者：
トヨタ自動車株式会社

トヨタ自動車株式会社 について

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株式会社デンソー

株式会社デンソー について


代理人 (2件)： 吉田 研二 ,  石田 純
公報種別：公開公報
出願番号（国際出願番号）：特願2003-279293
公開番号（公開出願番号）：特開2005-045123
出願日： 2003年07月24日
公開日（公表日）： 2005年02月17日
要約：
【課題】オン抵抗の低いトレンチゲート型MOS FETを提供する。【解決手段】n+型基板1にn-型ドリフト領域2、pチャネル領域3が順に積層され、pチャネル領域3の上面には、n+型ソース領域4とp+型ボディ領域5がストライプ状に形成されている。トレンチ7はp(n)型チャネル領域3を貫き、n-型ドリフト領域2に達し、ゲート絶縁膜8を介して多結晶シリコンで構成されるゲート9が埋め込まれている。n+型ソース領域4とp+型ボディ領域5とは、p(n)型チャネル領域3からソース電極20まで延在するとともに、トレンチ7を横断する。ゲート9の上面はpチャネル領域3上面より上に位置し、層間絶縁膜10は、トレンチ7内にあって、その上面はトレンチ7の開口より下に位置し、ソース電極20とn+型ソース領域4およびp+型ボディ領域5とは、それぞれトレンチ7の側壁で電気的接続する。【選択図】図1
請求項（抜粋）：
溝の中にゲート絶縁膜を介して埋め込まれたゲートを複数備えたトレンチゲート型半導体装置であって、 n(p)型半導体基板の上面に形成されたn(p)型ドリフト領域と、 前記n(p)型ドリフト領域の上面に形成されたp(n)型チャネル領域と、前記p(n)型チャネル領域の上面に形成された電荷伝導領域と、 前記電荷伝導領域の上面に形成されたソース電極と、 前記ゲートと前記ソース電極とを絶縁する層間絶縁膜と、 を備え、 前記溝は、前記電荷伝導領域の上面から前記電荷伝導領域および前記p(n)型チャネル領域を貫き前記n(p)型ドリフト領域に達し、 前記層間絶縁膜は、前記溝内にあって、その上面は前記溝開口より下に位置し、 前記ソース電極は、前記溝の開口部を埋め、前記溝側壁において前記電荷伝導領域と電気的接続をすることを特徴とするトレンチゲート型半導体装置。
IPC (4件)：
H01L29/78 ,  H01L21/336 ,  H01L29/41 ,  H01L29/417
FI (9件)：
H01L29/78 652M ,  H01L29/78 652B ,  H01L29/78 652D ,  H01L29/78 653A ,  H01L29/78 658A ,  H01L29/78 658G ,  H01L29/78 658F ,  H01L29/44 L ,  H01L29/50 M
Fターム (14件)：
4M104BB01 ,  4M104BB02 ,  4M104BB40 ,  4M104CC05 ,  4M104DD08 ,  4M104DD12 ,  4M104DD43 ,  4M104DD81 ,  4M104FF04 ,  4M104FF06 ,  4M104FF27 ,  4M104GG09 ,  4M104GG18 ,  4M104HH15
引用特許：
出願人引用 (1件) 審査官引用 (4件)
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