特許
J-GLOBAL ID：200903089626526698
半導体装置及びその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
竹村 壽
公報種別：公開公報
出願番号（国際出願番号）：特願2001-297218
公開番号（公開出願番号）：特開2003-101027
出願日： 2001年09月27日
公開日（公表日）： 2003年04月04日
要約：
【要約】【課題】 セルピッチの間隔を十分シュリンクさせるとともにオン抵抗を犠牲にすることなくドレイン耐圧を向上させることができるトレンチ側面をチャネルとする縦型のパワーMOSFET及びその製造方法を提供する。【解決手段】 トレンチ側面をチャネルとする縦型のパワーMOSFETに形成された複数のトレンチ10は、隣接するトレンチ間の距離を1.5μm以下で構成する。このようにトレンチ間の距離を規定することによってトランジスタのオン抵抗を犠牲にすることなくドレイン耐圧を向上させることができる。半導体基板1には、基板主面から縦方向に底面がドレイン領域1′中に配置されたトレンチ10と、トレンチ側壁に形成されたゲート絶縁膜4と、トレンチ内に埋め込まれ、表面がソース領域とベース領域との接合面より上部にあり、且つ基板主面より低い位置に形成されているゲート電極5が形成されている。
請求項（抜粋）：
半導体基板と、前記半導体基板に形成され、前記半導体基板裏面に一面が露出しているドレイン領域と、前記半導体基板に形成され、前記ドレイン領域の他面と接し、部分的に複数の箇所で前記半導体基板主面に露出するベース領域と、前記半導体基板に形成され、一面が前記ベース領域と接し、他面が前記半導体基板主面に露出しているソース領域と、前記半導体基板主面から縦方向に底面が前記ドレイン領域中に配置されるように形成されたトレンチと、実質的に前記トレンチ側壁のみに形成されたゲート絶縁膜と、前記トレンチ内に埋め込まれ、その表面が前記ソース領域と前記ベース領域との接合面より上部にあり、且つ前記半導体基板主面より低い位置に形成されているゲート電極と、前記半導体基板裏面に前記ドレイン領域と接するように形成されたドレイン電極と、前記半導体基板主面に形成され、前記ソース領域及び前記ベース領域に接するソース電極とを備え、前記トレンチは、所定の間隔をおいて複数形成され、隣接する前記トレンチ間の距離は、1.5μm以下であることを特徴とする半導体装置。
IPC (4件)：
H01L 29/78 653
, H01L 29/78 652
, H01L 21/336
, H01L 29/43
H01L 29/78 653 C
, H01L 29/78 652 F
, H01L 29/78 658 F
, H01L 29/62 G
4M104AA01
, 4M104BB01
, 4M104BB02
, 4M104BB36
, 4M104CC05
, 4M104DD02
, 4M104FF18
, 4M104FF22
, 4M104GG09
, 4M104GG10
, 4M104GG14
, 4M104GG18
, 4M104HH09
, 4M104HH12
, 4M104HH14
, 4M104HH20
