特許
J-GLOBAL ID：200903004432893317
半導体装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-005986
公開番号（公開出願番号）：特開平10-340998
出願日： 1998年01月14日
公開日（公表日）： 1998年12月22日
要約：
【要約】【課題】 電源電圧が低下に伴う遅延時間τ<SB>pd</SB>の増加を防止することができ、かつゲートに印加される最大電界を一定以下に保つ回路構成を可能にする。【解決手段】 ソース・ドレインの一方が0Vの接地端に接続され、他方が抵抗素子10を介してV<SB>DD</SB>の電源端に接続されたn型MISFET4と、このn型MISFET4のウェル又はボディ電極に接続され、アクティブ時とスタンドバイ時でそれぞれ異なる電圧を発生するバイアス電圧発生回路7とを、同一チップ上に形成してなる半導体装置であって、n型MISFET4のスタンドバイ状態のしきい値V<SB>ths </SB>はアクティブ状態のしきい値V<SB>tha </SB>よりも高く、n型MISFET4のゲートに印加される電圧は0VとV<SB>DD</SB>の2つの定常状態をとり、V<SB>DD</SB>(1-V<SB>ths </SB>/V<SB>DD</SB>)<V<SB>ths </SB>-V<SB>tha</SB>となるようにV<SB>DD</SB>が設定されている。
請求項（抜粋）：
同一チップ上に、n型MISFET,インピーダンス素子及びスイッチ素子を形成した半導体装置であって、前記n型MISFETのソース・ドレインの一方は前記インピーダンス素子を介してV<SB>DD</SB>の電圧を有する第1の電流供給ノードに接続され、他方は0Vの第2の電流供給ノードに接続され、前記n型MISFETのウェル又はボディ電極は、アクティブ時とスタンドバイ時の少なくとも2つの状態をとり、それぞれ異なる電圧を発生させるバイアス電圧発生回路と前記スイッチ素子を介して接続され、前記n型MISFETのスタンドバイ状態のしきい値V<SB>ths </SB>はアクティブ状態のしきい値V<SB>tha </SB>よりも高く、前記n型MISFETのゲートに印加される電圧は2つの定常状態をとり、その高い方の電圧をV<SB>DD</SB>とし、V<SB>DD</SB>(1-V<SB>ths </SB>/V<SB>DD</SB>)<V<SB>ths </SB>-V<SB>tha</SB>なる関係が満たされることを特徴とする半導体装置。
IPC (5件)：
H01L 27/04
, H01L 21/822
, H01L 21/8238
, H01L 27/092
, H01L 29/78
H01L 27/04 G
, H01L 27/08 321 G
, H01L 29/78 301 X
