特許
J-GLOBAL ID：200903004436822180
外部の影響から保護されたマイクロマシニング技術による構成素子
発明者：
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出願人/特許権者：
代理人 (1件)：
矢野 敏雄 (外4名)
公報種別：公表公報
出願番号（国際出願番号）：特願2000-567924
公開番号（公開出願番号）：特表2002-523771
出願日： 1999年08月27日
公開日（公表日）： 2002年07月30日
要約：
【要約】1つのウェハーを個別化して複数のチップにする前に、少なくとも1つの構成素子保護層9および/またはスペーサ被覆体10とを構成素子に被着させ、構成素子保護層9が、少なくともウェハー表面に対してほぼ平行に延びる開口部の壁部と、ウェハー表面に対してほぼ垂直に延びる開口部の壁部とをシールして覆い、スペーサ被覆体10が、少なくともウェハー表面に対してほぼ垂直に延びる開口部の壁部をシールして覆うことを特徴とする、センサ開口部を有するマイクロマシニング技術による構成素子を製造するための方法が記載されている。本発明はさらにこの方法に基づき製造可能なマイクロマシニング技術による構成素子、並びにマイクロフォン、圧力センサまたは加速度センサへの使用法に関するものである。
請求項（抜粋）：
マイクロマシニング技術による構成素子を、1つのウェハ(1)と、1つのダイアフラム(2)と、1つの中空室(3)と、前記ダイアフラム(2)のための支持部として働く、ウェハ(1)上に配置された単数または複数の犠牲層(4)と、構成素子表面を平坦化するかつ/または導体路もしくは半導体構成素子を収容するための複数の補助層(7)と、ダイヤフラムへの構成素子の周辺部の接続部を形成する少なくとも1つの開口部(6)と、場合によっては補助層(7)上に設けられる単数または複数の回路保護層とから製造して、マイクロマシニング技術による構成素子を製造するための方法において、 1つのウェハーを個別化して複数のチップにする前に、少なくとも1つの構成素子保護層(9)および/またはスペーサ被覆体(10)とを構成素子に被着させ、該構成素子保護層(9)を少なくとも、ウェハー表面に対してほぼ平行に延びかつウェハー表面に対してほぼ垂直に延びる開口部の壁部とをシールして覆い、スペーサ被覆体(10)を、少なくともウェハー表面に対してほぼ垂直に延びる開口部の壁部をシールして覆うことを特徴とする、マイクロマシニング技術による構成素子を製造するための方法。
IPC (5件)：
G01L 9/12
, B81B 3/00
, B81C 3/00
, G01P 15/125
, H01L 29/84
G01L 9/12
, B81B 3/00
, B81C 3/00
, G01P 15/125
, H01L 29/84 Z
2F055AA40
, 2F055BB20
, 2F055CC02
, 2F055DD05
, 2F055EE25
, 2F055FF38
, 2F055FF43
, 2F055GG01
, 2F055GG25
, 2F055GG49
, 4M112AA01
, 4M112AA02
, 4M112BA07
, 4M112CA01
, 4M112DA03
, 4M112EA04
, 4M112EA11
