特許
J-GLOBAL ID：200903005050960835

半導体メモリ装置

発明者：
姜 ▲煕▼福

姜 ▲煕▼福 について


出願人/特許権者：
株式会社ハイニックスセミコンダクター

株式会社ハイニックスセミコンダクター について


代理人 (2件)： 長谷 照一 ,  神谷 牧
公報種別：公開公報
出願番号（国際出願番号）：特願2004-051795
公開番号（公開出願番号）：特開2004-311002
出願日： 2004年02月26日
公開日（公表日）： 2004年11月04日
要約：
【課題】本発明は半導体メモリ装置に関し、特に不揮発性強誘電体レジスタを利用してモードレジスタをセッティングすることにより、システムのパワーアップ時にモードレジスタを再びセッティングする過程を省略できるようにする技術を開示する。【解決手段】このような本発明は、モードリセットに関するレジスタを不揮発性強誘電体キャパシタで具現することにより、不揮発性キャパシタメモリに適用時SDR(Single Data Rate)SDRAM(Synchronous Dynamic Random Access Memory)又はDDR(Double Data Rate)SDRAMと同一の機能を具現することができるようにする。従って、本発明は電源のオフ時にも、モードレジスタに格納されたデータを維持することができ、ディラムとの互換性を維持することができるようにする効果を提供する。【選択図】図7
請求項（抜粋）：
基準電圧により入力されるアドレスのロジックレベルを感知して出力する入力バッファ; 前記入力バッファから出力されたアドレスをラッチしてバンク選択信号、ローアドレス、及びカラムアドレスを順次出力するアドレスラッチ; 不揮発性強誘電体キャパシタにチップ動作に関する各種パラメータ等をプログラムし、プログラムされたコードに従いセルアレイの同期動作を制御するための制御信号を出力する不揮発性強誘電体モードレジスタ;及び 前記セルアレイを複数備え、前記制御信号に同期して前記バンク選択信号、前記ローアドレス、及び前記カラムアドレスに従い選択された一つのセルアレイのリード/ライト動作を制御するバンクアレイを備えることを特徴とする半導体メモリ装置。
IPC (4件)：
G11C11/22 ,  G11C11/407 ,  G11C11/408 ,  G11C11/409
FI (4件)：
G11C11/22 501D ,  G11C11/34 354Z ,  G11C11/34 354P ,  G11C11/34 354B
Fターム (25件)：
5M024AA22 ,  5M024AA43 ,  5M024AA49 ,  5M024AA72 ,  5M024AA94 ,  5M024AA99 ,  5M024BB03 ,  5M024BB05 ,  5M024BB07 ,  5M024BB28 ,  5M024BB32 ,  5M024DD32 ,  5M024DD33 ,  5M024DD36 ,  5M024DD87 ,  5M024DD97 ,  5M024JJ52 ,  5M024JJ58 ,  5M024JJ59 ,  5M024JJ60 ,  5M024KK05 ,  5M024PP01 ,  5M024PP02 ,  5M024PP08 ,  5M024QQ03
引用特許：
出願人引用 (3件)
  • USP 6,314,016
  • USP 6,301,145
  • USP 6,067,244
審査官引用 (4件)
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