特許
J-GLOBAL ID：200903005127834668

配線基板

発明者：
由利 伸治

由利 伸治 について

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浦島 和浩

浦島 和浩 について

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佐藤 学

佐藤 学 について

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大塚 淳

大塚 淳 について


出願人/特許権者：
日本特殊陶業株式会社

日本特殊陶業株式会社 について


代理人 (1件)： 渥美 久彦
公報種別：公開公報
出願番号（国際出願番号）：特願2006-198796
公開番号（公開出願番号）：特開2007-096273
出願日： 2006年07月20日
公開日（公表日）： 2007年04月12日
要約：
【課題】半導体集積回路素子を複数搭載する構造を採用するような場合にそのメリットを最大限引き出すことができるとともに、小型化が容易でコスト性や信頼性に優れた配線基板を提供する。【解決手段】配線基板10は、基板コア11、セラミックキャパシタ100,101、ビルドアップ層31を備える。基板コア11はコア主面12にて開口する収容穴部90を有する。セラミックキャパシタ100,101は、コア主面12とキャパシタ主面102とを同じ側に向けた状態で収容穴部90内に収容される。ビルドアップ層31は、その表面39における異なる箇所に半導体集積回路素子搭載領域23,24を有する。各セラミックキャパシタ100,101は、基板コア11において各半導体集積回路素子搭載領域23,24に対応した領域にそれぞれ配置される。【選択図】図1
請求項（抜粋）：
コア主面及びコア裏面を有する基板コアと、 キャパシタ主面を有するとともに、セラミック誘電体層を介して第1内部電極層と第2内部電極層とが交互に積層配置された構造を有し、前記コア主面と前記キャパシタ主面とを同じ側に向けた状態で前記基板コア内に埋設された複数のセラミックキャパシタと、 層間絶縁層及び導体層を前記コア主面及び前記キャパシタ主面の上にて交互に積層した構造を有し、その表面における異なる箇所に複数の半導体集積回路素子搭載領域が設定されたビルドアップ層と を備え、 前記複数のセラミックキャパシタは、前記基板コアにおいて前記複数の半導体集積回路素子搭載領域に対応した領域にそれぞれ配置されていることを特徴とする配線基板。
IPC (4件)：
H01L 25/04 ,  H01L 25/18 ,  H01L 23/12 ,  H05K 3/46
FI (3件)：
H01L25/04 Z ,  H01L23/12 B ,  H05K3/46 Q
Fターム (20件)：
5E346AA02 ,  5E346AA12 ,  5E346AA15 ,  5E346AA32 ,  5E346AA42 ,  5E346AA43 ,  5E346AA60 ,  5E346BB02 ,  5E346BB20 ,  5E346CC08 ,  5E346CC32 ,  5E346EE35 ,  5E346FF07 ,  5E346FF45 ,  5E346GG15 ,  5E346GG17 ,  5E346GG22 ,  5E346GG28 ,  5E346HH22 ,  5E346HH31
引用特許：
出願人引用 (1件)
  • 中間基板
    公報種別：公開公報   出願番号：特願2004-186275   出願人：日本特殊陶業株式会社
審査官引用 (3件)

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