特許
J-GLOBAL ID：200903005569220529

半導体記憶装置およびその製造方法

発明者：
山 田 敬

山 田 敬 について

, 
篠 智 彰

篠 智 彰 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (6件)： 吉武 賢次 ,  橘谷 英俊 ,  佐藤 泰和 ,  吉元 弘 ,  川崎 康 ,  赤岡 明
公報種別：公開公報
出願番号（国際出願番号）：特願2006-163859
公開番号（公開出願番号）：特開2007-335533
出願日： 2006年06月13日
公開日（公表日）： 2007年12月27日
要約：
【課題】ソース-ドレイン間の駆動電流を増大し、なおかつ、データ“1”とデータ“0”との信号差およびデータリテンション特性を向上させた半導体記憶装置を提供する。【解決手段】半導体記憶装置は、半導体基板10と、半導体基板上に設けられた第1の絶縁膜20と、第1の絶縁膜上に設けられ、半導体材料からなる2つのFin80と、2つのFinの側面のうち対向する内側側面に設けられた第2の絶縁膜50と、2つのFinの外側側面に設けられた第3の絶縁膜51と、2つのFinの内側側面の間に第2の絶縁膜を介して設けられたゲート電極Gと、2つのFinの外側側面に第3の絶縁膜を介して設けられたプレート電極60とを備え、2つのFin、ゲート電極、プレート電極が1つのメモリセルに含まれる。【選択図】図1
請求項（抜粋）：
半導体基板と、 前記半導体基板上に設けられた第1の絶縁膜と、 前記第1の絶縁膜上に設けられ、半導体材料からなる2つのFinと、 前記2つのFinの側面のうち対向する内側側面に設けられた第2の絶縁膜と、 前記2つのFinの外側側面に設けられた第3の絶縁膜と、 前記2つのFinの内側側面の間に前記第2の絶縁膜を介して設けられたゲート電極と、 前記2つのFinの外側側面に前記第3の絶縁膜を介して設けられたプレート電極とを備え、 前記2つのFin、前記ゲート電極、前記プレート電極が1つのメモリセルに含まれることを特徴とする半導体記憶装置。
IPC (3件)：
H01L 21/824 ,  H01L 27/108 ,  H01L 29/786
FI (2件)：
H01L27/10 321 ,  H01L29/78 613B
Fターム (33件)：
5F083AD69 ,  5F083GA09 ,  5F083HA02 ,  5F083LA12 ,  5F083LA16 ,  5F083LA20 ,  5F083MA06 ,  5F083MA19 ,  5F083NA01 ,  5F083PR03 ,  5F083PR05 ,  5F083PR39 ,  5F083PR40 ,  5F110AA07 ,  5F110BB06 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110EE02 ,  5F110EE05 ,  5F110EE09 ,  5F110GG02 ,  5F110GG12 ,  5F110GG22 ,  5F110HJ13 ,  5F110HK05 ,  5F110HL04 ,  5F110HL11 ,  5F110HM17 ,  5F110NN62 ,  5F110NN65 ,  5F110NN72 ,  5F110QQ11
引用特許：
審査官引用 (3件)

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