特許
J-GLOBAL ID：200903029751453039

半導体記憶装置

発明者：
山田 敬

山田 敬 について

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堀口 文男

堀口 文男 について

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大澤 隆

大澤 隆 について

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岩田 佳久

岩田 佳久 について

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浅尾 吉昭

浅尾 吉昭 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (6件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2003-433930
公開番号（公開出願番号）：特開2005-191451
出願日： 2003年12月26日
公開日（公表日）： 2005年07月14日
要約：
【課題】信頼性を向上できる半導体記憶装置を提供することを目的としている。【解決手段】半導体記憶装置は、SOI基板上に設けられた第1ワード線WLおよびビット線BLの各交差位置に設けられ、各々がメモリセルを構成する複数のMISトランジスタMCを備えている。前記複数のMISトランジスタはそれぞれ、絶縁膜12上の半導体層中に形成され、電気的にフローティング状態のチャネルボディ13と、前記半導体層中に前記チャネルボディに接して形成され、第1ワード線方向に沿って配置された第1引き出し領域17と、前記チャネルボディ上に設けられたゲート絶縁膜14と、前記ゲート絶縁膜上に設けられ、前記第1ワード線に電気的に接続されたゲート電極と、前記半導体層中に前記チャネルボディを挟むように、ビット線方向に隔離して設けられたソース領域16およびドレイン領域15とを具備することを特徴とする。【選択図】 図1
請求項（抜粋）：
第1ワード線とビット線との交差位置にそれぞれ設けられ、各々がメモリセルを構成する複数のMISトランジスタを備え、 前記複数のMISトランジスタはそれぞれ、 絶縁膜上の半導体層中に形成され、電気的にフローティング状態のチャネルボディと、 前記半導体層中に前記チャネルボディに接して形成され、第1ワード線方向に沿って配置された第1引き出し領域と、 前記チャネルボディ上に設けられたゲート絶縁膜と、 前記ゲート絶縁膜上に設けられ、前記第1ワード線に電気的に接続されたゲート電極と、 前記半導体層中に前記チャネルボディを挟むように、ビット線方向に隔離して設けられたソース領域およびドレイン領域と を具備することを特徴とする半導体記憶装置。
IPC (3件)：
H01L21/8242 ,  G11C11/404 ,  H01L27/108
FI (2件)：
H01L27/10 321 ,  G11C11/34 352C
Fターム (16件)：
5F083AD02 ,  5F083AD69 ,  5F083HA02 ,  5F083KA01 ,  5F083KA05 ,  5F083KA11 ,  5F083LA12 ,  5F083LA16 ,  5F083LA20 ,  5F083ZA12 ,  5F083ZA14 ,  5M024AA70 ,  5M024BB02 ,  5M024CC20 ,  5M024PP04 ,  5M024PP05
引用特許：
出願人引用 (1件)
  • 半導体メモリ装置
    公報種別：公開公報   出願番号：特願2001-371802   出願人：株式会社東芝
審査官引用 (8件)
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