特許
J-GLOBAL ID：200903005921248854
チョッパー式降圧型スイッチング安定化電源の接続方法
発明者：
出願人/特許権者：
代理人 (1件)：
大西 健治
公報種別：公開公報
出願番号（国際出願番号）：特願平10-308657
公開番号（公開出願番号）：特開2000-134917
出願日： 1998年10月29日
公開日（公表日）： 2000年05月12日
要約：
【要約】【課題】 従来のチョッパー式降圧型スイッチング安定化電源では、入力電圧が20Vを超えるような電圧の場合、FETのゲート電圧の最大規模を超えてしまうので動作させることが出来なかったという問題があった。【解決手段】 出力電流を抵抗12で検出し発生する電圧がNPN型トランジスタ20のBE間順方向電圧以上になった時にこれがオンとなる事を利用して、NPN型トランジスタ4をアクティブ状態とし、抵抗5と並列に電流を流す。この結果、C点、D点の電圧は、入力電圧に対しVz2の電圧降下が不可能となり、入力電圧に近くなってPチャンネル型FET8はオン状態ならずアクティブ状態に留まるため、Pチャンネル型FET8のドレインに得られるパルス波形のピーク値も減少する。
請求項（抜粋）：
第1のNPN型トランジスタ及び第2のNPN型トランジスタを作動接続し、前記第1のNPN型トランジスタのベースに基準電圧を与え、前記第1のNPN型トランジスタのコレクタに第3のNPN型トランジスタのエミッタを接続し、前記第3のNPN型トランジスタのベースを第1の定電圧ダイオードのアノードに、該第1の定電圧ダイオードのカソードを入力端子に接続し、前記第3のNPN型トランジスタのコレクタを第4のNPN型トランジスタのベース及び第1のPNP型トランジスタのベースに接続し、前記第4のNPN型トランジスタのエミッタと前記第1のPNP型トランジスタのエミッタ及びPチャンネル型のFETのゲートとを接続し、前記第4のNPN型トランジスタのコレクタと前記Pチャンネル型のFETのソースとを前記入力端子に接続し、該入力端子と前記第4のNPN型トランジスタのベースとの間に第1の抵抗を接続し、前記第1のPNP型トランジスタのコレクタをグランドに接続し、前記第2のNPN型トランジスタのベースには出力電圧を抵抗分割した電圧と微少な三角波電圧とを合成した電圧を与えて、前記Pチャンネル型のFETを断続することを特徴とするチョッパー式降圧型スイッチング安定化電源の接続方法。
Fターム (16件)：
5H730AA17
, 5H730AA20
, 5H730BB13
, 5H730BB57
, 5H730DD04
, 5H730DD28
, 5H730EE08
, 5H730EE10
, 5H730FD01
, 5H730FD31
, 5H730FF02
, 5H730XX03
, 5H730XX15
, 5H730XX23
, 5H730XX35
, 5H730XX43
