特許
J-GLOBAL ID：200903006281119676

半導体集積回路装置の製造方法

発明者：
藤原 剛

藤原 剛 について

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朝香 勝征

朝香 勝征 について

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成吉 康裕

成吉 康裕 について

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星野 義典

星野 義典 について

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大森 一稔

大森 一稔 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について

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株式会社日立超エル・エス・アイ・システムズ

株式会社日立超エル・エス・アイ・システムズ について

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株式会社東日本セミコンダクタテクノロジ-ズ

株式会社東日本セミコンダクタテクノロジ-ズ について


代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2001-241793
公開番号（公開出願番号）：特開2003-060082
出願日： 2001年08月09日
公開日（公表日）： 2003年02月28日
要約：
【要約】【課題】 半導体集積回路装置を構成する配線、例えばDRAMのビット線の断線や剥離を防止する。【解決手段】 DRAMメモリセルのメモリセル選択用MISFETのソース、ドレイン領域(17)と接続されるビット線BL上にHDP酸化シリコン膜34を、高密度プラズマCVD法で堆積し、750°Cで、RTA(熱処理)を施した後、その表面を研磨し、その後、メモリセル選択用MISFETの他のソース、ドレイン領域(17)と接続されるキャパシタCを形成する。その結果、キャパシタCを構成する容量絶縁膜である酸化タンタル膜の結晶化のための熱処理が行われても、ビット線BLにかかる膜応力を低減することができ、ビット線BLの断線や剥離を防止することができる。
請求項（抜粋）：
(a)半導体基板上に第1絶縁膜を形成する工程と、(b)前記第1絶縁膜上に複数の配線を形成する工程と、(c)前記配線を覆うように第1温度で第2絶縁膜を形成する工程と、(d)前記第2絶縁膜に第2温度で熱処理を施す工程と、(e)前記第2絶縁膜上に第1電極、誘電体膜及び第2電極を形成する工程と、を有し、前記第2温度は前記第1温度より高いことを特徴とする半導体集積回路装置の製造方法。
IPC (3件)：
H01L 21/8242 ,  H01L 21/768 ,  H01L 27/108
FI (2件)：
H01L 27/10 621 C ,  H01L 21/90 K
Fターム (43件)：
5F033HH04 ,  5F033HH08 ,  5F033HH19 ,  5F033JJ04 ,  5F033JJ19 ,  5F033KK01 ,  5F033LL04 ,  5F033NN37 ,  5F033PP06 ,  5F033PP15 ,  5F033QQ48 ,  5F033QQ73 ,  5F033QQ74 ,  5F033QQ82 ,  5F033RR04 ,  5F033RR06 ,  5F033RR09 ,  5F033SS04 ,  5F033SS15 ,  5F033TT02 ,  5F033VV16 ,  5F033XX19 ,  5F083AD10 ,  5F083AD31 ,  5F083AD48 ,  5F083AD49 ,  5F083AD62 ,  5F083JA06 ,  5F083JA15 ,  5F083JA36 ,  5F083JA39 ,  5F083JA40 ,  5F083JA56 ,  5F083KA20 ,  5F083MA03 ,  5F083MA06 ,  5F083MA17 ,  5F083MA20 ,  5F083PR21 ,  5F083PR23 ,  5F083PR33 ,  5F083PR34 ,  5F083PR40
引用特許：
出願人引用 (3件) 審査官引用 (3件)

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