特許
J-GLOBAL ID：200903007099370890

半導体記憶装置

発明者：
中川 敦

中川 敦 について

, 
加藤 義之

加藤 義之 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 若林 忠 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-001688
公開番号（公開出願番号）：特開平11-203860
出願日： 1998年01月07日
公開日（公表日）： 1999年07月30日
要約：
【要約】【課題】 簡単な処理で所望のデータを高速に取得することができるバースト転送可能な半導体記憶装置を提供する。【解決手段】 複数バイトのデータの書き込み及び読み出しが並列に行えるメモリセルアレイと、入力されるデータを一時的に保持し、複数バイトのデータ毎に並列に出力する第1のデータ保持回路と、メモリセルアレイから並列に読み出されたデータを一時的に保持し、時系列に出力する第2のデータ保持回路と、外部から入力される複数バイトのデータの先頭アドレスを保持するアドレス保持回路と、クロックのカウント結果を出力するカウンタと、メモリセルアレイに書き込む複数バイトのデータの順序、及びメモリセルアレイから読み出した複数バイトのデータの順序を並び替える順序切替回路と、複数バイトのデータの書き込み動作及び読み出し動作を制御する制御回路とを有する構成とする。
請求項（抜粋）：
外部から入力されるクロックに同期してデータを入出力し、該データの書き込み、及び読み出しを複数バイト単位で同時に行う半導体記憶装置であって、前記複数バイトのデータの書き込み及び読み出しを並列にかつ同時に行うことが可能なメモリセルアレイと、前記クロックに同期して時系列に入力されるデータを一時的に保持し、前記複数バイトのデータ毎に並列に出力する第1のデータ保持回路と、前記メモリセルアレイから並列に読み出された前記複数バイトのデータを一時的に保持し、前記クロックに同期して時系列に出力する第2のデータ保持回路と、外部から入力される前記複数バイトのデータに対応するアドレスのうち、先頭アドレスを保持するアドレス保持回路と、前記クロックのカウント結果を出力するカウンタと、前記先頭アドレスの下位ビットを用いて、前記メモリセルアレイに書き込む前記複数バイトのデータの順序、及び前記メモリセルアレイから読み出した前記複数バイトのデータの順序を並び替える順序切替回路と、前記複数バイトのデータの書き込み動作及び読み出し動作を制御する制御回路と、を有する半導体記憶装置。
IPC (4件)：
G11C 11/407 ,  G11C 7/00 312 ,  G11C 11/413 ,  G11C 16/02
FI (4件)：
G11C 11/34 362 S ,  G11C 7/00 312 Z ,  G11C 11/34 J ,  G11C 17/00 601 T
引用特許：
審査官引用 (5件)
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