特許
J-GLOBAL ID：200903007634085041
レイアウト検証方法及び記録媒体
発明者：
出願人/特許権者：
代理人 (1件)：
松浦 兼行
公報種別：公開公報
出願番号（国際出願番号）：特願平9-205935
公開番号（公開出願番号）：特開平11-053412
出願日： 1997年07月31日
公開日（公表日）： 1999年02月26日
要約：
【要約】【課題】 従来のレイアウト検証方法は、演算が大規模、複雑であり64メガビットDRAMのような大規模集積回路へ適用できない。【解決手段】 レイアウトパターン情報11から層情報12に基づき電源、グランド等必要な配線のみを抽出する(ステップ13)。省略、縮退を行い(ステップ14)、各地点における各要素の部分抵抗を求め(ステップ15)、更にパッドから各地点までの抵抗値を求める合成抵抗計算を行う(ステップ17)。その合成抵抗計算結果18のランク分けを行い(ステップ19)、色分け表示する(ステップ20)。計算対象データ量の削減、演算量の低減による高速化にあたってはチップ上各地点の相対的な配線状態の違いが保存されることを重視し、各地点の相対的条件を維持した省略、縮退を用い、合成抵抗を抽出しているため、従来扱えなかった大規模集積回路の電源配線の不均等を高速に演算できる。
請求項（抜粋）：
半導体集積回路のレイアウトパターン情報と層情報とに基づいて、該レイアウトパターン情報から電源、グランド等の主要配線に対応する配線要素抵抗を抽出した後、該抽出した配線要素抵抗をもとにパッドから各地点までの合成抵抗値を計算し、該合成抵抗値をランク分けしてからレイアウト上に表示することを特徴とするレイアウト検証方法。
IPC (2件)：
FI (3件)：
G06F 15/60 666 A
, G06F 15/60 672 Z
, H01L 21/82 C
