特許

J-GLOBAL ID：200903007662977934

半導体装置およびその製造方法

発明者： 福住 嘉晃 ,  幸山 裕亮
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-173018
公開番号（公開出願番号）：特開2001-007303
出願日： 1999年06月18日
公開日（公表日）： 2001年01月12日
要約：

【要約】【課題】 還元剤を含む雰囲気中でアニールを施した場合でも、キャパシタ膜を構成する誘電体の劣化を抑制することが可能な構造を持つ半導体装置を提供すること。【解決手段】 複数の分散電極(SRO)と、下部導電体層(SRO)5、バリア層(Al2O3)6、および上部導電体層(Al)7からなる積層構造を含み、複数の分散電極2それぞれに共通となる共通電極4と、複数の分散電極2と共通電極4との間に形成されたキャパシタ膜(BSTO)3とを具備することを特徴としている。

請求項（抜粋）：

複数の分散電極と、下部導電体層、被膜および上部導電体層からなる積層構造を含み、前記複数の分散電極それぞれに共通となる共通電極と、前記複数の分散電極と前記共通電極との間に形成されたキャパシタ膜とを具備することを特徴とする半導体装置。

IPC (3件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/10 451

FI (3件)：

H01L 27/10 651 ,  H01L 27/10 451 ,  H01L 27/10 621 C

Fターム (56件)：

5F083AD14 ,  5F083AD24 ,  5F083AD31 ,  5F083AD42 ,  5F083AD48 ,  5F083AD49 ,  5F083AD53 ,  5F083AD54 ,  5F083EP00 ,  5F083EP02 ,  5F083EP23 ,  5F083EP44 ,  5F083EP49 ,  5F083EP56 ,  5F083FR02 ,  5F083GA02 ,  5F083GA06 ,  5F083GA12 ,  5F083GA21 ,  5F083GA27 ,  5F083JA06 ,  5F083JA13 ,  5F083JA14 ,  5F083JA15 ,  5F083JA17 ,  5F083JA31 ,  5F083JA35 ,  5F083JA36 ,  5F083JA37 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA42 ,  5F083JA43 ,  5F083JA44 ,  5F083JA53 ,  5F083JA56 ,  5F083MA01 ,  5F083MA05 ,  5F083MA06 ,  5F083MA16 ,  5F083MA17 ,  5F083MA18 ,  5F083MA20 ,  5F083PR18 ,  5F083PR22 ,  5F083PR33 ,  5F083PR40 ,  5F083PR42 ,  5F083PR43 ,  5F083PR44 ,  5F083PR45 ,  5F083PR52 ,  5F083PR53 ,  5F083PR54 ,  5F083PR55

引用特許：

審査官引用 (4件)

• 特開平2-275668
  
• 半導体記憶装置の製造方法
  公報種別：公開公報   出願番号：特願平9-071000   出願人：株式会社東芝
• 電源変動に高速で追従するRAM
  公報種別：公開公報   出願番号：特願平3-258869   出願人：株式会社日立製作所, 日立超エル・エス・アイ・エンジニアリング株式会社
• 半導体メモリ素子
  公報種別：公開公報   出願番号：特願平9-292354   出願人：シャープ株式会社, 原徹