特許
J-GLOBAL ID：200903007940170680
電界効果トランジスタ
発明者：
,
出願人/特許権者：
代理人 (1件)：
野田 茂
公報種別：公開公報
出願番号（国際出願番号）：特願平11-086528
公開番号（公開出願番号）：特開2000-277536
出願日： 1999年03月29日
公開日（公表日）： 2000年10月06日
要約：
【要約】【課題】 ショットキーゲート電極から半導体層への電流リークを抑制した電界効果トランジスタを再現性良く作製できる構造を提供する。【解決手段】 高抵抗基板101上に上層の結晶の品質を上げるためのバッファ層102と、キャリアが流れるn型の第1の半導体層103とを順次形成する。第1の半導体層103の上に、第1の半導体層より電子親和力が小さく、ゲート電極から熱励起によって流れ込む電流を抑制する第2の半導体層104を形成する。さらに、第2の半導体層より電子親和力がさらに小さい第3の半導体層105を第2の半導体層のゲート電極近傍に挿入する。そして、このような結晶構造上に、ソース電極106、ゲート電極107、ドレイン電極108を形成する。リーク電流を半導体中に設けた障壁層によって防き、かつ、その障壁層を半導体中に設けて、エッチングによる損耗を防ぎ、プロセスの再現性を改善する。
請求項（抜粋）：
キャリアが流れる第1の半導体層と、前記第1の半導体層より電子親和力が小さく、かつ、前記第1の半導体層とヘテロ接合を形成し、かつ、ゲート電極とショットキー接合を形成する第2の半導体層とを有する電界効果トランジスタにおいて、前記第2の半導体層中に第2の半導体層より電子親和力の小さい第3の半導体層を挿入し、かつ、その挿入位置を第2の半導体層と第1の半導体層が形成するへテロ界面より第2の半導体層とゲート電極が形成するショットキー接合界面の近傍に配置した、ことを特徴とする電界効果トランジスタ。
IPC (3件)：
H01L 21/338
, H01L 29/812
, H01L 29/205
H01L 29/80 F
, H01L 29/205
5F102GB01
, 5F102GC01
, 5F102GD01
, 5F102GJ02
, 5F102GJ04
, 5F102GJ05
, 5F102GJ06
, 5F102GJ10
, 5F102GK04
, 5F102GK05
, 5F102GN04
, 5F102GN05
, 5F102GQ01
, 5F102GR04
, 5F102HC15
, 5F102HC19
