特許
J-GLOBAL ID：200903008628461925

半導体装置及びその製造方法

発明者：
小松 裕司

小松 裕司 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


公報種別：公開公報
出願番号（国際出願番号）：特願平9-295059
公開番号（公開出願番号）：特開平10-303410
出願日： 1997年10月28日
公開日（公表日）： 1998年11月13日
要約：
【要約】【課題】 ゲート電極形成後の製造工程に熱プロセスがある場合でも、その熱プロセスによって生じる出来上がりのゲート電極の仕事関数の変動を抑えてしきい値電圧のバラツキを小さくした半導体装置及びその製造方法を提供する。【解決手段】 シリコン基板1の表面上にゲート酸化膜3を形成し、ゲート酸化膜3の上にゲート電極5を形成する。ゲート電極5は膜厚がPoly Si 膜によって形成されたもので、このPoly Si 膜の中にはBがドープされp+ 型になっている。ゲート電極5の上にSi3 N4 膜7を形成し、ゲート電極5の側壁にSi3 N4 膜からなるSide Wall Spacer 9を形成する。Si3 N4 膜7、Side Wall Spacer 9およびLOCOS酸化膜2の上にSiO2 からなる層間絶縁膜11を設ける。従って、ゲート電極5形成後の熱プロセスの際にゲート電極5中のBが層間絶縁膜11の方に拡散するのを抑制できる。
請求項（抜粋）：
半導体基板の上にゲート絶縁膜を介して形成された、高濃度の不純物を導入したゲート電極と、このゲート電極の上部及び側壁部に形成された窒素を含む絶縁膜又は導電膜と、この絶縁膜又は導電膜の上に形成された少なくともSiO2 を含む層間絶縁膜と、を具備することを特徴とする半導体装置。
引用特許：
審査官引用 (4件)
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