特許
J-GLOBAL ID：200903008665760096

半導体装置

発明者：
稲葉 聡

稲葉 聡 について

, 
大内 和也

大内 和也 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-297672
公開番号（公開出願番号）：特開2002-110963
出願日： 2000年09月28日
公開日（公表日）： 2002年04月12日
要約：
【要約】【課題】ゲート長の微細化に対応し、完全空乏化素子として動作させることができ、ジュール熱に起因した発熱や基板浮遊効果が低減できる半導体装置を提供する。【解決手段】p型半導体基板11上に形成され、p型の半導体層を有する基板突起部11Aと、基板突起部11Aの半導体層上にゲート絶縁膜13を介して形成されたゲート電極14と、ゲート電極14を挟むように基板突起部11Aの半導体層内に形成された第2導電型のソース領域15及びドレイン領域16と、基板突起部11Aを挟む半導体基板11上に形成された素子分離絶縁膜12と、素子分離絶縁膜12及び基板突起部11A下の半導体基板11内に形成された第1導電型の不純物領域17とを有する。
請求項（抜粋）：
第1導電型の半導体基板上に形成され、第1導電型の半導体層を有する突起部と、前記突起部の少なくとも側面上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟むように前記突起部の半導体層内に形成された第2導電型のソース領域及びドレイン領域と、前記突起部を挟むように前記半導体基板上に形成された第1、第2素子分離絶縁膜と、前記第1素子分離絶縁膜下の前記半導体基板内に形成された第1導電型の第1不純物領域と、前記第2素子分離絶縁膜下の前記半導体基板内に形成された第1導電型の第2不純物領域とを具備し、前記第1不純物領域と第2不純物領域は、前記突起部下の前記半導体基板内で接続していることを特徴とする半導体装置。
Fターム (8件)：
5F040DB05 ,  5F040DC01 ,  5F040EB11 ,  5F040EC07 ,  5F040EC22 ,  5F040EE02 ,  5F040EF18 ,  5F040FC06
引用特許：
審査官引用 (9件)
全件表示

前のページに戻る

TOP

BOTTOM