ダブルゲ-ト構造を持つSOI素子及びその製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：瀬谷徹 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-364160
公開番号（公開出願番号）：特開2000-196090
出願日： 1999年12月22日
公開日（公表日）： 2000年07月14日
要約：

【要約】【課題】自己整列整合方式を用いたダブルゲート構造を持つSOIトランジスタ及びその製造方法を提供する。【解決手段】支持基板20と、支持基板上に形成された第1絶縁膜22と、第1絶縁膜上に形成され、中央部に配置された第1導電型の第1不純物領域36a、及び第1不純物領域の両側に配置された真性領域36bとを持つ第1シリコン層36と、第1シリコン層上に形成された第2絶縁膜32と、第2絶縁膜上に形成され、第1不純物領域上の中央部に位置した第2導電型の第2不純物領域38bと、真性領域上の第2不純物領域の両側にそれぞれ配列された第1導電型の第3不純物領域38aとを持つ第2シリコン層38と、第2シリコン層の第2不純物領域上に形成された第3絶縁膜40と、第3絶縁膜上に形成されたポリシリコン膜42とを含む。

請求項（抜粋）：

支持基板と、前記支持基板上に形成された第1絶縁膜と、前記第1絶縁膜上に形成され、中央部に配置された第1導電型の第1不純物領域、及び前記第1不純物領域の両側に配置された真性領域とを持つ第1シリコン層と、前記第1シリコン層上に形成された第2絶縁膜と、前記第2絶縁膜上に形成され、第1不純物領域上の中央部に位置した第2導電型の第2不純物領域と、前記真性領域上の前記第2不純物領域の両側にそれぞれ配列された第1導電型の第3不純物領域とを持つ第2シリコン層と、第2シリコン層の第2不純物領域上に形成された第3絶縁膜と、前記第3絶縁膜上に形成されたポリシリコン膜とを含むことを特徴とするダブルゲート構造を持つSOI素子。

引用特許：

出願人引用 (3件)

相補型半導体装置
公報種別：公開公報出願番号：特願平7-024941 出願人：株式会社日立製作所
半導体装置の製造方法
公報種別：公開公報出願番号：特願平3-207772 出願人：富士通株式会社
半導体基板の製造方法
公報種別：公開公報出願番号：特願平9-126738 出願人：株式会社デンソー

審査官引用 (1件)

相補型半導体装置
公報種別：公開公報出願番号：特願平7-024941 出願人：株式会社日立製作所

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