特許
J-GLOBAL ID：200903008866927819

電界効果トランジスタの製造方法、電界効果トランジスタ及び集積回路素子

発明者：
手塚 勉

手塚 勉 について

, 
川久保 隆

川久保 隆 について

, 
杉山 直治

杉山 直治 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 大胡 典夫 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-205945
公開番号（公開出願番号）：特開2003-023160
出願日： 2001年07月06日
公開日（公表日）： 2003年01月24日
要約：
【要約】【課題】 格子緩和SiGe層の貫通転位密度を低減でき、この格子緩和SiGe層上に歪Si層或いは歪SiGe層を形成した電界効果トランジスタ及びその製造方法及び集積回路装置を提供することを目的とする。【解決手段】 基板6と、基板6上に形成された絶縁層5と、絶縁層5上に、島状に形成された格子緩和SiGe層4と、格子緩和SiGe層4上に形成された歪Si層3と、歪Si層3上に形成されたゲート絶縁層2と、ゲート絶縁層2上に形成されたゲート電極1とを具備する電界効果トランジスタである。このトランジスタにおいて、格子緩和SiGe層4の絶縁層5との接触面の周囲から5μm以内にある面上に位置する歪Si層3 ́がありこの上にゲート絶縁層2が形成されている。
請求項（抜粋）：
絶縁層上に島状にSiGe層を形成する工程と、前記SiGe層を熱酸化することにより、前記SiGe層のGe組成比を増加させ、薄膜化し、格子緩和して、格子緩和SiGe層を形成する工程と、前記格子緩和SiGe層上に歪Si層を形成する工程と、前記歪Si層上にゲート絶縁層を形成する工程と、前記ゲート絶縁層上にゲート電極を形成する工程と、前記歪Si層中にソース領域及びドレイン領域を形成する工程とを具備することを特徴とする電界効果トランジスタの製造方法。
IPC (5件)：
H01L 29/786 ,  H01L 21/20 ,  H01L 21/8234 ,  H01L 27/08 331 ,  H01L 27/088
FI (5件)：
H01L 21/20 ,  H01L 27/08 331 E ,  H01L 29/78 618 B ,  H01L 29/78 618 E ,  H01L 27/08 102 B
Fターム (41件)：
5F048AA08 ,  5F048AB03 ,  5F048AC01 ,  5F048AC03 ,  5F048BA09 ,  5F048BB05 ,  5F048BC11 ,  5F048BD00 ,  5F048BD01 ,  5F052DA01 ,  5F052DA03 ,  5F052EA11 ,  5F052EA16 ,  5F052JA01 ,  5F052KA01 ,  5F052KA05 ,  5F110AA01 ,  5F110AA09 ,  5F110BB04 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110EE01 ,  5F110EE05 ,  5F110EE09 ,  5F110FF01 ,  5F110FF03 ,  5F110GG01 ,  5F110GG02 ,  5F110GG06 ,  5F110GG07 ,  5F110GG12 ,  5F110GG19 ,  5F110GG28 ,  5F110GG29 ,  5F110GG41 ,  5F110GG42 ,  5F110GG44 ,  5F110GG47 ,  5F110QQ01 ,  5F110QQ16
引用特許：
審査官引用 (3件)

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