特許

J-GLOBAL ID：200903009230425720

半導体集積回路装置およびその製造方法

発明者： 飯田 雅也 ,  菊島 健一 ,  佐藤 和重
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平8-315807
公開番号（公開出願番号）：特開平10-163481
出願日： 1996年11月27日
公開日（公表日）： 1998年06月19日
要約：

【要約】【課題】 ゲート電極での金属シリサイドの形成が防止でき、低抵抗化されたゲート電極を有する半導体集積回路装置およびその製造方法を提供する。【解決手段】 半導体基板1に形成されているMOSFETのゲート領域にはゲート電極としての導電性の多結晶シリコン膜4とその上に配置されている例えばタングステンなどのメタル膜10とが形成されており、PSG膜9を形成し、それに対する高温熱処理が行われた後に、ゲート電極としてのメタル膜10が形成されているものである。そのため、多結晶シリコン膜4とその上のメタル膜10との間にそれらの材料からなる金属シリサイドが形成されていないので、金属シリサイドによってゲート電極の抵抗が高くなることが防止されて、低抵抗のゲート電極を備えているMOSFETを有する半導体集積回路装置である。

請求項（抜粋）：

基板に複数のMOSFETが形成されており、しかも前記基板の上に1層目の絶縁膜としてリンが含まれている酸化シリコン膜を有する半導体集積回路装置であって、前記MOSFETのゲート領域にはゲート電極としての導電性の多結晶シリコン膜とその上に配置されているメタル膜とが形成されており、前記導電性の多結晶シリコン膜とその上の前記メタル膜との間にそれらの材料からなる金属シリサイドが形成されていないことを特徴とする半導体集積回路装置。

IPC (4件)：

H01L 29/78 ,  H01L 21/28 301 ,  H01L 21/8234 ,  H01L 27/088

FI (3件)：

H01L 29/78 301 G ,  H01L 21/28 301 T ,  H01L 27/08 102 C

引用特許：

審査官引用 (5件)

• 特開昭59-181647
  
• 特開平3-062970
  
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平3-173587   出願人：日本板硝子株式会社
• 半導体装置とその製造方法
  公報種別：公開公報   出願番号：特願平6-061857   出願人：株式会社東芝
• MOSトランジスタの製造方法およびCMOSトランジスタの製造方法
  公報種別：公開公報   出願番号：特願平8-108838   出願人：ソニー株式会社