特許
J-GLOBAL ID：200903009951580360

半導体素子の製造方法

発明者：
渡辺 泰正

渡辺 泰正 について


出願人/特許権者：
富士電機デバイステクノロジー株式会社

富士電機デバイステクノロジー株式会社 について


代理人 (1件)： 篠部 正治
公報種別：公開公報
出願番号（国際出願番号）：特願2002-279596
公開番号（公開出願番号）：特開2004-119616
出願日： 2002年09月25日
公開日（公表日）： 2004年04月15日
要約：
【課題】トレンチゲートMOSFETを製造するにあたり、ソース領域を形成するために必要な、基板表面における不純物注入部位の面積を小さくし、不純物注入マスクの位置合わせ誤差を緩和することで、プロセスマージンを大きくし、高集積化すること。【解決手段】トレンチ2内側および基板表面にゲート酸化膜34を形成し、トレンチ2内のゲート酸化膜34内側をポリシリコン35で埋め、ゲート酸化膜34の、トレンチ側壁とポリシリコン35とに挟まれた部分上端がポリシリコン35上端よりも低くなるまで、ゲート酸化膜34の露出部分を除去し、トレンチ側壁とポリシリコン35との間に凹部4を形成し、スクリーン酸化膜5を形成し、基板表面領域およびトレンチ側壁の凹部4対応領域にヒ素を注入・拡散させ、基板表面から注入されたヒ素の拡散距離よりも深い位置までソース領域36を形成する。【選択図】 図1
請求項（抜粋）：
トレンチ内にゲート絶縁膜を介してゲート電極が埋め込まれたトレンチゲート構造を有する縦型の絶縁ゲート型電界効果トランジスタを製造するにあたって、 半導体基板にトレンチを形成し、前記トレンチの内側および基板表面にゲート酸化膜を形成し、前記トレンチ内の前記ゲート酸化膜の内側をポリシリコンで埋める工程と、 前記ゲート酸化膜の、トレンチ側壁と前記ポリシリコンとに挟まれた部分の上端が前記ポリシリコンの上端よりも低くなるまで、前記ゲート酸化膜の露出部分を除去して、トレンチ側壁と前記ポリシリコンとの間に凹部を形成する工程と、基板表面、前記凹部内および前記ポリシリコンの上端面をスクリーン酸化膜で被覆する工程と、 前記スクリーン酸化膜を介して、基板表面領域およびトレンチ側壁の前記凹部に対応する領域に不純物を注入し、注入された不純物を拡散させてソース領域を形成する工程と、 前記スクリーン酸化膜を除去する工程と、 を含むことを特徴とする半導体素子の製造方法。
IPC (2件)：
H01L29/78 ,  H01L21/336
FI (3件)：
H01L29/78 652B ,  H01L29/78 653A ,  H01L29/78 658A
引用特許：
審査官引用 (4件)
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