半導体記憶装置

発明者：
出願人/特許権者：
代理人 (1件)：深見久郎 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-098553
公開番号（公開出願番号）：特開2003-297953
出願日： 2002年04月01日
公開日（公表日）： 2003年10月17日
要約：

【要約】【課題】マルチポートSRAMメモリセルや連想メモリにおいてビット線を短くでき、かつ製造上のばらつきに対するマージンを向上した低消費電力型SRAMメモリセルを有する半導体記憶装置を提供する。【解決手段】本発明のマルチポートSRAMメモリセルでは、第1ポートのアクセストランジスタN3はp型ウェルPW0内に配置されており、かつ第2ポートのアクセストランジスタN6はp型ウェルPW1内に配置されている。またメモリセル内に配置されたすべてのトランジスタのゲートが同一方向に延在している。

請求項（抜粋）：

スタティック型メモリセルが形成されるメモリセル領域を有する半導体記憶装置であって、第1導電型の第1のドライバトランジスタおよび第2導電型の第1の負荷トランジスタにより構成された第1のインバータと、第1導電型の第2のドライバトランジスタおよび第2導電型の第2の負荷トランジスタにより構成された第2のインバータとを備え、前記第1のインバータの出力端子と前記第2のインバータの入力端子とが電気的に接続されて第1の記憶ノードが構成され、前記第2のインバータの出力端子と前記第1のインバータの入力端子とが電気的に接続されて第2の記憶ノードが構成されており、さらに、ソースが前記第1の記憶ノードに電気的に接続され、ゲートが書込み用ワード線に電気的に接続され、かつドレインが書込み用ビット線に電気的に接続された第1導電型の第1のアクセストランジスタと、ゲートが読出し用ワード線に電気的に接続され、かつドレインが読出し用ビット線に電気的に接続された第1導電型の第2のアクセストランジスタとを備え、前記第1のアクセストランジスタは前記第1および第2の負荷トランジスタの形成領域の一方側に配置され、かつ前記第2のアクセストランジスタは前記第1および第2の負荷トランジスタの形成領域の他方側に配置されており、前記メモリセル領域内に配置されたすべてのトランジスタのゲートが同一方向に延在している、半導体記憶装置。

IPC (2件)：

H01L 21/8244 , H01L 27/11

Fターム (12件)：

5F083BS03 , 5F083BS15 , 5F083BS27 , 5F083GA01 , 5F083GA05 , 5F083GA12 , 5F083GA27 , 5F083HA02 , 5F083LA12 , 5F083LA16 , 5F083LA18 , 5F083LA21

引用特許：

審査官引用 (4件)

半導体記憶装置
公報種別：公開公報出願番号：特願2001-003500 出願人：三菱電機株式会社
半導体装置
公報種別：公開公報出願番号：特願平11-241122 出願人：三菱電機株式会社
連想メモリセル及び連想メモリ
公報種別：公開公報出願番号：特願平10-198324 出願人：沖電気工業株式会社

全件表示

前のページに戻る