特許
J-GLOBAL ID：200903028889631470

半導体記憶装置

発明者：
新居 浩二

新居 浩二 について

, 
宮西 篤史

宮西 篤史 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (1件)： 酒井 宏明
公報種別：公開公報
出願番号（国際出願番号）：特願2001-003500
公開番号（公開出願番号）：特開2002-043441
出願日： 2001年01月11日
公開日（公表日）： 2002年02月08日
要約：
【要約】【課題】 マルチポートSRAMのアクセスタイムを高速化すること。【解決手段】 マルチポートSRAMセルを構成する一対のCMOSインバータが形成されたPウエル領域およびNウエル領域に関し、Pウエル領域を、二つのPウエル領域PW1およびPW2に分割してNウエル領域NWの両側に、かつそれら間の境界線がビット線と平行となるように形成する。また、一対のアクセスゲートN3およびN5とN4およびN6とがそれぞれ分割された2つのPウエル領域に形成されることにより、ビット線長を短くし、配線容量を低減させる。
請求項（抜粋）：
第1のワード線と、第2のワード線と、第1の正相ビット線と、第1の逆相ビット線と、第2の正相ビット線と、第2の逆相ビット線と、第1のNチャネル形MOSトランジスタおよび第1のPチャネル形MOSトランジスタを含んでCMOSインバータを構成する第1のCMOSインバータと、第2のNチャネル形MOSトランジスタおよび第2のPチャネル形MOSトランジスタを含んでCMOSインバータを構成するとともに、当該CMOSインバータの入力端子を第1の記憶ノードとして前記第1のCMOSインバータの出力端子に接続し、当該CMOSインバータの出力端子を第2の記憶ノードとして前記第1のCMOSインバータの入力端子に接続した第2のCMOSインバータと、ゲートを前記第1のワード線に接続し、ドレインを前記第1の正相ビット線に接続し、ソースを前記第1の記憶ノードに接続した第3のNチャネル形MOSトランジスタと、ゲートを前記第1のワード線に接続し、ドレインを前記第1の逆相ビット線に接続し、ソースを前記第2の記憶ノードに接続した第4のNチャネル形MOSトランジスタと、ゲートを前記第2のワード線に接続し、ドレインを前記第2の正相ビット線に接続し、ソースを前記第1の記憶ノードに接続した第5のNチャネル形MOSトランジスタと、ゲートを前記第2のワード線に接続し、ドレインを前記第2の逆相ビット線に接続し、ソースを前記第2の記憶ノードに接続した第6のNチャネル形MOSトランジスタと、を備え、前記第1および第2のPチャネル形MOSトランジスタは、Nウエル領域に形成され、前記第1、第3および第5のNチャネル形MOSトランジスタは、第1のPウエル領域に形成され、前記第2、第4および第6のNチャネル形MOSトランジスタは、第2のPウエル領域に形成されたことを特徴とする半導体記憶装置。
IPC (5件)：
H01L 21/8244 ,  H01L 27/11 ,  H01L 21/3205 ,  H01L 21/8238 ,  H01L 27/092
FI (5件)：
H01L 27/10 381 ,  H01L 21/88 Z ,  H01L 27/08 321 A ,  H01L 27/08 321 K ,  H01L 27/08 321 F
Fターム (36件)：
5F033HH04 ,  5F033HH08 ,  5F033JJ01 ,  5F033JJ04 ,  5F033JJ08 ,  5F033KK01 ,  5F033KK04 ,  5F033QQ37 ,  5F033UU03 ,  5F033UU04 ,  5F033VV05 ,  5F033VV06 ,  5F033VV16 ,  5F033XX03 ,  5F033XX27 ,  5F048AA00 ,  5F048AA01 ,  5F048AB01 ,  5F048AB04 ,  5F048AC03 ,  5F048BB02 ,  5F048BE03 ,  5F048BF02 ,  5F048BF03 ,  5F083BS02 ,  5F083BS14 ,  5F083BS50 ,  5F083GA02 ,  5F083GA03 ,  5F083GA09 ,  5F083LA02 ,  5F083LA12 ,  5F083LA16 ,  5F083LA17 ,  5F083MA06 ,  5F083MA19
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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