不揮発性半導体記憶装置

発明者： ,
出願人/特許権者：
代理人 (6件)：鈴江武彦 , 河野哲 , 中村誠 , 蔵田昌俊 , 村松貞男 , 橋本良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2003-291357
公開番号（公開出願番号）：特開2004-047094
出願日： 2003年08月11日
公開日（公表日）： 2004年02月12日
要約：

【課題】メモリセルの書込み特性のばらつきに起因する書込みベリファイ回数の増加を抑制し、書込み時間の短縮をはかり得るEEPROMを提供すること。【解決手段】 Si基板1上に浮遊ゲート4と制御ゲート6を積層し、電気的書替え可能としたメモリセルが2次元配置されたメモリセルアレイと、基板1とゲート6の間に消去パルスを印加する消去機構と、基板1とゲート6の間に消去パルスと逆極性の低い電圧の事前書込みパルスを印加する事前書込み機構と、事前書込みパルス印加後の状態を検知するしきい値ベリファイ機構と、基板1とゲート6の間に消去パルスと逆極性の高い電圧の書込みパルスを印加する書込み機構とを備えたEEPROMであって、消去動作の後、事前書込み動作としきい値ベリファイ動作を、最も速く変動するメモリセルのしきい値が消去状態の所望の値に達するまで繰返し、次いで書込み動作によってデータ書込みを行うことを特徴とする。【選択図】図7

請求項（抜粋）：

半導体層上に絶縁膜を介して電荷蓄積層と制御ゲートを積層して形成され、電気的書き替えを可能としたメモリセルがマトリクス状に配置されたメモリセルアレイと、前記メモリセルのデータ消去を行うため、前記制御ゲートと前記絶縁膜下との間に消去パルスを印加する消去手段と、前記消去パルス印加後に前記メモリセルに対して事前書き込みをするため、前記制御ゲートと前記絶縁膜下との間に前記消去パルスと逆極性の事前書き込みパルスを印加する事前書き込み手段と、前記メモリセルの前記事前書き込みパルス印加後の状態をベリファイするベリファイ手段と、前記メモリセルにデータ書き込みを行うため、前記制御ゲートと前記絶縁膜下との間に前記事前書き込みパルスと同極性かつ前記事前書き込みパルスより強い書き込みパルスを印加する書き込み手段とを備え、前記消去手段によるデータ消去の後、前記事前書き込み手段による事前書き込みと前記ベリファイ手段によるベリファイとを、前記メモリセルの消去状態と書き込み状態の間隔が所定の間隔に近づくまで繰り返し、次いで前記書き込み手段によるデータ書き込みを行うことを特徴とする不揮発性半導体記憶装置。

IPC (5件)：

G11C16/02 , H01L21/8247 , H01L27/115 , H01L29/788 , H01L29/792

FI (6件)：

G11C17/00 611E , G11C17/00 611A , G11C17/00 611Z , G11C17/00 612B , H01L27/10 434 , H01L29/78 371

Fターム (24件)：

5B025AD04 , 5B025AD08 , 5B025AE05 , 5F083EP02 , 5F083EP23 , 5F083EP33 , 5F083EP34 , 5F083EP76 , 5F083ER09 , 5F083ER19 , 5F083ER23 , 5F083GA28 , 5F083ZA20 , 5F101BA01 , 5F101BB05 , 5F101BC01 , 5F101BC04 , 5F101BD02 , 5F101BD22 , 5F101BD34 , 5F101BE02 , 5F101BE05 , 5F101BE07 , 5F101BH26

引用特許：

審査官引用 (7件)

プログラマブルリードオンリメモリ
公報種別：公開公報出願番号：特願平3-360453 出願人：ソニー株式会社
不揮発性半導体記憶装置のデータ消去方法
公報種別：公開公報出願番号：特願平4-303431 出願人：日本電気株式会社
半導体不揮発性記憶装置
公報種別：公開公報出願番号：特願平6-106795 出願人：ソニー株式会社

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