特許
J-GLOBAL ID：200903010731056472

半導体装置およびその製造方法

発明者：
小田 典明

小田 典明 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 尾身 祐助
公報種別：公開公報
出願番号（国際出願番号）：特願平9-239230
公開番号（公開出願番号）：特開平11-087498
出願日： 1997年09月04日
公開日（公表日）： 1999年03月30日
要約：
【要約】【目的】 低誘電率膜を用いる配線構造において、水分がAl配線に到達するのを防止する。配線間リーク電流の低減。【構成】 半導体基板1上にMOSトランジスタを形成した後、その上を第1の層間絶縁膜4で被覆しコンタクトホール5を開孔する。Ti/TiN等からなるバリアメタル層6を形成し、ブランケットW膜を形成しエッチバックしてWプラグ7を形成する。Al合金膜8a、TiN膜9aを堆積し、パターニングして第1層配線10を形成する(a)。シリコン酸化膜11を堆積し異方性エッチングを行って、配線10の上面での酸化膜11の膜厚を配線側面部での膜厚より薄くする(b)。SOG膜等からなる低誘電率膜12を形成する(c)。
請求項（抜粋）：
半導体基板上に絶縁膜を介して配線層が形成され、該配線層の上面および側面を覆ってシリコン酸化膜が形成され、その上面全体が低誘電率膜によって覆われている半導体装置において、前記シリコン酸化膜の前記配線層側面における膜厚が配線層上面における膜厚よりも厚く形成されていることを特徴とする半導体装置。
IPC (2件)：
H01L 21/768 ,  H01L 21/3205
FI (2件)：
H01L 21/90 D ,  H01L 21/88 R
引用特許：
審査官引用 (4件)
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