デュアルゲート構造およびデュアルゲート構造を有する集積回路の製造方法

発明者： , , , , ,
出願人/特許権者：
代理人 (1件)：牛木護
公報種別：公開公報
出願番号（国際出願番号）：特願2003-208505
公開番号（公開出願番号）：特開2004-253767
出願日： 2003年08月22日
公開日（公表日）： 2004年09月09日
要約：

【課題】基板上へのデュアルゲートの作製方法、およびデュアルゲート構造を有する集積回路を提供する。【解決手段】先ず第1ゲート構造として規定された第1領域および第2ゲート構造として規定された第2領域に第1高誘電率層を形成する。次に、この第1高誘電率層上に第2高誘電率層を形成する。第1高誘電率層のエッチャントに対するエッチレートは第2高誘電率層よりも低い。そして、前記エッチャントにより第2高誘電率層を第1高誘電率層の部分までエッチングして、第2領域から除去したら、第1領域および第2領域における第1高誘電率層および第2高誘電率層上にゲート導電層をそれぞれ形成する。【選択図】図3

請求項（抜粋）：

基板上にデュアルゲート構造を作製する方法であって、第1ゲート構造として規定された第1領域、および第2ゲート構造として規定された第2領域に第1高誘電率層を形成する工程、前記第1および第2領域に第2高誘電率層を形成する工程、エッチャントにより前記第2高誘電率層を前記第1高誘電率層の部分までエッチングして、前記第2領域から除去する工程、ならびに前記第1および第2領域における前記第2高誘電率層上と第1高誘電率層上とにそれぞれゲート導電層を形成する工程を有してなり、前記第1高誘電率層の前記エッチャントに対するエッチレートは前記第2高誘電率層に比べて低い、ことを特徴とする方法。

IPC (4件)：

H01L21/8234 , H01L21/306 , H01L27/088 , H01L29/78

FI (3件)：

H01L27/08 102C , H01L29/78 301G , H01L21/306 D

Fターム (56件)：

5F043AA38 , 5F043BB25 , 5F043DD01 , 5F043GG10 , 5F048AA05 , 5F048AA09 , 5F048AC01 , 5F048BA01 , 5F048BB04 , 5F048BB05 , 5F048BB08 , 5F048BB11 , 5F048BB12 , 5F048BB16 , 5F048BB17 , 5F048BC06 , 5F048BF06 , 5F048BF11 , 5F048BF15 , 5F048BF16 , 5F048DA23 , 5F140AA24 , 5F140AA40 , 5F140AB01 , 5F140AB03 , 5F140AC36 , 5F140BA01 , 5F140BD01 , 5F140BD02 , 5F140BD04 , 5F140BD05 , 5F140BD07 , 5F140BD09 , 5F140BD11 , 5F140BD12 , 5F140BD13 , 5F140BD15 , 5F140BE02 , 5F140BE10 , 5F140BE14 , 5F140BE17 , 5F140BE19 , 5F140BF04 , 5F140BF11 , 5F140BF18 , 5F140BG28 , 5F140BG37 , 5F140BJ01 , 5F140BJ08 , 5F140BK13 , 5F140BK34 , 5F140BK39 , 5F140CB08 , 5F140CC03 , 5F140CC08 , 5F140CF04

引用特許：

審査官引用 (5件)

半導体装置及びその製造方法
公報種別：公開公報出願番号：特願平11-192466 出願人：日本電気株式会社
半導体装置及びその製造方法
公報種別：公開公報出願番号：特願2000-319318 出願人：三菱電機株式会社
特開平1-274432

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