特許
J-GLOBAL ID：200903099254931413

半導体装置及びその製造方法

発明者：
長谷川 英司

長谷川 英司 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 古溝 聡 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-192466
公開番号（公開出願番号）：特開2001-024188
出願日： 1999年07月07日
公開日（公表日）： 2001年01月26日
要約：
【要約】【課題】 ゲート電極に流れる電流が小さいトランジスタを提供する。【解決手段】 Nチャネル型トランジスタ(NchTr)及びPチャネル型トランジスタ(PchTr)は、同一の半導体基板10に形成されている。NchTrでは、ゲート絶縁膜30が半導体基板10上の所定領域に形成され、ゲート絶縁膜30上にゲート電極40が形成されている。NchTrのゲート絶縁膜30は、半導体基板10側に形成された高い誘電率を有する高誘電率膜32と、ゲート電極40側に形成された低い誘電率を有する低誘電率膜31と、から構成されている。PchTrでは、ゲート絶縁膜30が半導体基板10上の所定領域に形成され、ゲート絶縁膜30上にゲート電極40が形成されている。PchTrのゲート絶縁膜30は、半導体基板10側に形成された低誘電率膜31と、ゲート電極40側に形成された高誘電率膜32とから構成されている。
請求項（抜粋）：
半導体基板と、前記半導体基板上の所定領域に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、から構成されるNチャネル型トランジスタと、から構成され、前記ゲート絶縁膜は、前記半導体基板上の所定領域に形成され、所定の比誘電率を有する第1誘電率膜と、前記第1誘電率膜上に形成され、該第1誘電率膜よりも低い比誘電率を有する第2誘電率膜と、から構成される、ことを特徴とする半導体装置。
IPC (4件)：
H01L 29/78 ,  H01L 21/283 ,  H01L 21/8234 ,  H01L 27/088
FI (3件)：
H01L 29/78 301 G ,  H01L 21/283 C ,  H01L 27/08 102 C
Fターム (30件)：
4M104AA01 ,  4M104BB18 ,  4M104BB30 ,  4M104CC05 ,  4M104EE03 ,  4M104EE12 ,  4M104EE14 ,  4M104EE16 ,  4M104EE17 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104HH20 ,  5F040DA00 ,  5F040DA02 ,  5F040DB03 ,  5F040DC01 ,  5F040EC04 ,  5F040EC08 ,  5F040ED01 ,  5F040ED03 ,  5F040EK01 ,  5F040FC00 ,  5F048AC03 ,  5F048BA01 ,  5F048BB04 ,  5F048BB09 ,  5F048BB11 ,  5F048BB12 ,  5F048BG12
引用特許：
出願人引用 (3件) 審査官引用 (3件)

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