DLL回路及びそれを内蔵するメモリデバイス

発明者：
出願人/特許権者：
代理人 (1件)：土井健二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-006220
公開番号（公開出願番号）：特開平11-202969
出願日： 1998年01月16日
公開日（公表日）： 1999年07月30日
要約：

【要約】 (修正有)【課題】短時間でより正確なタイミングでロックインできる非ループ型のDLL回路とそれを内蔵するメモリデバイス。【解決手段】基準クロックの周期を測定するクロック周期測定部と、遅延制御信号により遅延時間が制御される可変遅延回路とを有する。クロック周期測定部は、基準クロックの周期の測定を複数回行い、複数の測定結果が一致時、該測定結果に基づき遅延制御信号を生成する。可変遅延回路は、基準クロック、或いは基準クロックから所定の位相遅れの同一周期の内部クロックを供給され、遅延制御信号に従い該遅延時間が制御され、出力端子に基準クロックと所定の位相関係で同期出力クロックを生成する。DLL回路は、唯一一回の基準クロックの周期の測定に従い遅延制御信号を生成せず複数回の基準クロックの周期の測定結果が一致時の測定周期に従い遅延制御信号を生成する。従って、短時間で誤差の少ない遅延制御信号の生成を可能にする。

請求項（抜粋）：

第1のクロックと所定の位相の関係で同期する第2のクロックを生成するDLL回路において、前記第1のクロックの周期を測定し、測定した周期に基づいて遅延制御信号を生成するクロック周期測定部と、前記第1のクロックを入力し、前記遅延制御信号により制御された遅延時間後に前記第2のクロックを出力する可変遅延回路遅延回路とを有し、前記クロック周期測定部は、前記第1のクロックの周期の測定を所定の複数回行い、複数の測定結果が一致する場合に、当該一致した測定結果に基づいて前記遅延制御信号を生成することを特徴とするDLL回路。

IPC (5件)：

G06F 1/04 301 , G06F 1/10 , G11C 11/407 , H03K 5/13 , H03L 7/00

FI (6件)：

G06F 1/04 301 F , H03K 5/13 , H03L 7/00 D , G06F 1/04 330 A , G11C 11/34 354 C , G11C 11/34 362 S

引用特許：

審査官引用 (3件)

タイミング信号発生回路
公報種別：公開公報出願番号：特願平8-108278 出願人：松下電器産業株式会社
パワー制御回路
公報種別：公開公報出願番号：特願平5-044261 出願人：日本電気株式会社
クロック出力回路
公報種別：公開公報出願番号：特願平6-322672 出願人：日本電気アイシーマイコンシステム株式会社

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